[实用新型]一种处理器

说明书

技术领域

本实用新型涉及一种处理器，具体涉及一种采用可变相位时钟驱动电路驱动处理器内置存储器的处理器，属于集成电路技术领域。

背景技术

随着半导体工艺的发展及逻辑电路设计优化方法的发展(比如采用多级流水线结构)，一个处理器或一个集成电路芯片如专用芯片(ASIC)或片上系统芯片(SoC)中的数据处理和运算单元的运行速度提高的很快，而其内置存储器的速度的提高往往落后运算单元的速度的提高，因此存储器的速度就成为提高整个处理器运算速度的瓶颈。

为了解决高速运算单元及低速存储器之间数据交换的矛盾，通常的解决方法有如下两种：(1)提高存储器的速度，即采用增大存储器件的尺寸，加大存储器读写电路的驱动电流等方法使存储器的读写速度提高，但是这样不仅会增加存储器的功耗而且速度的提高也是有限的；(2)在系统设计中采用多时钟区间方法，即存储器的驱动时钟频率是运算单元的时钟频率的1/2、1/3或更低，这种方法会造成运算单元需要等待1个、2个或更多的时钟周期才能对存储器进行一次读写操作如图1和图2所示(图2中驱动存储器的时钟频率是驱动运算单元的时钟频率的1/2)。

如何能发现一种存储器的控制方法使其既能提高处理器芯片对内置存储器的读写速度要求而又能降低功耗已经成了当前设计高速低功耗处理器的重要课题。

实用新型内容

本实用新型所要解决的技术问题是：提供一种处理器，通过改变驱动存储器的时钟的相位来动态调节和自适应与处理器内运算/控制单元进行零等待周期的数据交换，实现高速低功耗的数据交换目的。

本实用新型为解决上述技术问题采用以下技术方案：

一种处理器，设有内置存储器，该处理器还包括至少一个相位可移动的时钟驱动电路；所述内置存储器包括一个存储器群，存储器群包括至少一个存储器模块，各个存储器模块之间并行连接，存储器模块由相位可移动的时钟驱动电路驱动，且相位可移动的时钟驱动电路的频率低于处理器时钟频率。

作为本实用新型的一种优选方案，所述处理器还包括运算/控制单元，所述运算/控制单元与内置存储器之间连接有地址解码、存储器模块选择以及读写控制的逻辑电路，用于对存储器读写的数据流向进行控制。

作为本实用新型的一种优选方案，所述处理器对当前读写的存储器模块输送相应的时钟，并对当前未选中的存储器模块进行时钟停止操作控制。

作为本实用新型的一种优选方案，所述相位可移动的时钟驱动电路采用PLL或者时钟选择电路实现。

作为本实用新型的一种优选方案，所述内置存储器用于处理器或专用芯片ASIC或片上系统SoC或者需要采用内置存储器的芯片。

本实用新型采用以上技术方案与现有技术相比，具有以下技术效果：

1、本实用新型处理器，采用读写速率比较低的低功耗存储器模块，通过改变驱动存储器模块的时钟的相位来动态的调节和自适应与芯片内的运算单元进行零等待周期的数据交换，以达到实现高速低功耗的数据交换目的。

2、本实用新型处理器，既可以使存储器工作在比较低的时钟频率以降低存储器的功耗，又可以使存储器能和不同的时钟空间的功能块实现快速的数据交换避免等待周期。

3、本实用新型处理器，既能提高处理器对内置存储器的读写速度，又能降低功耗。

附图说明

图1是传统处理器的运算/控制单元对内置存储器的读写操作逻辑框图。

图2是传统处理器内置存储器的读写操作时序图。

图3是本实用新型处理器的运算/控制单元对内置存储器的读写操作逻辑框图。

图4是本实用新型处理器内置存储器的读写操作时序图。

图5是采用相位选择方法的移相时钟发生图，其中，(a)为结构框图，(b)为时序图。

图6是存储器群的结构图。

具体实施方式

下面详细描述本实用新型的实施方式，所述实施方式的示例在附图中示出。下面通过参考附图描述的实施方式是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。

图1给出了传统处理器内部运算/控制单元对内置存储器的读写控制逻辑框图。图中存储器的时钟发生器和系统时钟同步。图中运算/控制单元直接采用系统时钟。图2给出的是相应的存储器的读写操作时序图。图2设定存储器时钟的频率是系统时钟频率的1/2。从图2中可以看到，由于存储器时钟的相位是固定的，其上升沿和系统时钟的C8上升沿同步，所以处理器必须等到周期C8时才能读到存储器输出的数据，即处理器必须等待一个系统时钟周期C7。