[发明专利]pFET区域中的应变释放

说明书

一种用于制造半导体器件的方法包括：提供绝缘体上应变硅(SSOI)结构，该SSOI结构包括设置在衬底(10)上的电介质层(20)、设置在电介质层(20)上的硅锗层(30)、以及直接设置在硅锗层(30)上的应变半导体材料层(40)；在SSOI结构上形成多个鳍(43、45)；在nFET区域中的至少一个鳍的部分之上形成栅极结构(50)；在pFET区域中的至少一个鳍的部分之上形成栅极结构(60)；去除pFET区域中的至少一个鳍的部分之上的栅极结构(60)；去除通过上述去除而被暴露的硅锗层(30)；以及在pFET区域中的至少一个鳍的部分之上形成新的栅极结构(90)，以使得新的栅极结构(90)在全部四侧包围该部分。

技术领域

本发明一般而言涉及半导体器件，更具体地，涉及将绝缘体上应变硅(SSOI)衬底用于nFET区域而在pFET区域中应变释放。

背景技术

互补金属氧化物半导体器件(CMOS)使用被设置在硅或绝缘体上硅(SOI)衬底上的互补且对称取向的p型和n型金属氧化物半导体场效应晶体管(MOSFET)的对。用于放大或切换逻辑功能用电子信号的MOSFET具有通过沟道而连接的源极区和漏极区。源极区是多数载流子(电子或空穴)形式的电流进入沟道所经过的端子，而漏极区是多数载流子形式的电流离开沟道所经过的端子。在p型MOSFET(下文中称为“pFET”)中，多数载流子是流过沟道的空穴，而在n型MOSFET(下文中称为“nFET”)中，多数载流子是流过沟道的电子。栅极覆盖沟道并控制源极区与漏极区之间的电流的流动。沟道可以由提供一个以上表面的薄“鳍”限定，通过该表面，栅极控制电流的流动，从而使pFET和nFET为“finFET”器件。一般而言，鳍的长度比宽度大几个数量级。

在pFET和nFET的制造中所使用的衬底可以包括绝缘体上应变硅(SSOI)衬底。这样的衬底通常具有数千兆帕斯卡(GPa)的内在拉伸应力，这通常提高了电子迁移率，从而提高器件性能。即使在与典型的平面MOSFET相比沟道的长度和宽度较短的短沟道finFET器件中，这些衬底中的应变也可以在不导致静电特性劣化的情况下提高器件性能。

然而，当SSOI衬底中的整体内在应力超过预定的最大值(例如，大于约1GPa)时，pFET finFET器件的性能可能损失8至15％。这是由SSOI衬底中的拉伸应力的存在导致的空穴迁移率降低的结果。因此，希望释放pFET器件的沟道中的拉伸应力，并且使其性能提高/恢复到SOI衬底水平。如果这一点可以实现，则可以在不使互补pFET器件劣化的情况下制造出具有更高性能的nFET器件。

发明内容

本发明的优选实施例涉及一种用于制造半导体器件的方法，包括：提供绝缘体上应变硅(SSOI)结构，其中所述SSOI结构至少包括衬底、设置在所述衬底上的电介质层、设置在所述电介质层上的硅锗层、以及直接设置在所述硅锗层上的应变半导体材料层。所述方法进一步包括通过将所述应变半导体材料层和所述硅锗层向下蚀刻到所述电介质层而在所述SSOI结构上形成多个鳍，其中所述多个鳍中的至少一个鳍位于所述SSOI结构的nFET区域中，并且所述多个鳍中的至少一个鳍位于所述SSOI结构的pFET区域中。所述方法进一步包括在所述多个鳍中的位于所述nFET区域中的所述至少一个鳍的第一部分之上形成第一栅极结构。所述方法进一步包括在所述多个鳍中的位于所述pFET区域中的所述至少一个鳍的第二部分之上形成第二栅极结构，以使得所述第二栅极结构在三侧包围所述第二部分。所述方法进一步包括去除所述多个鳍中的位于所述pFET区域中的所述至少一个鳍的所述第二部分之上的所述第二栅极结构。所述方法进一步包括去除通过去除所述第二部分之上的所述第二栅极结构而被暴露的所述硅锗层。所述方法进一步包括在所述多个鳍中的位于所述pFET区域中的所述至少一个鳍的所述第二部分之上形成第三栅极结构，以使得所述第三栅极结构在全部四侧包围所述第二部分。