[发明专利]三维逻辑电路

权利要求书

1.一种集成电路，其包括：

多位触发器电路，其具有多个单一位触发器电路，所述多个单一位触发器电路中的每个单一位触发器电路包括由时钟信号驱动的时钟部分及非时钟部分；

共同时钟电路，所述多个单一位触发器电路的所述时钟部分中的每一者连接到所述共同时钟电路；

共同扫描电路，所述多个单一位触发器电路的所述非时钟部分中的每一者连接到所述共同扫描电路；

其中所述多个单一位触发器电路的所述时钟部分及所述共同时钟电路在第一层中，并且所述时钟部分中的每一者包括主锁存器组件、从锁存器组件及多个传输门；

其中所述多个单一位触发器电路的所述非时钟部分及所述共同扫描电路在位于所述第一层上方的第二层中，并且所述非时钟部分中的每一者包括数据输入、反相数据输入、扫描输入及多个输入/输出晶体管；且

其中所述多个单一位触发器电路包括第一单一位触发器电路、第二单一位触发器电路、第三单一位触发器电路及第四单一位触发器电路，其中所述第一单一位触发器电路的反相输入直接耦合到所述第二单一位触发器电路的反相输出，所述第二单一位触发器电路的反相输入直接耦合到所述第三单一位触发器电路的反相输出，并且所述第三单一位触发器电路的反相输入直接耦合到所述第四单一位触发器电路的反相输出。

2.根据权利要求1所述的集成电路，其中所述多位触发器电路包括四位触发器电路。

3.根据权利要求1所述的集成电路，其中所述第一单一位触发器电路直接耦合到所述共同时钟电路，并且所述第四单一位触发器电路直接耦合到所述共同时钟电路。

4.根据权利要求3所述的集成电路，其中所述第一单一位触发器电路及所述第四单一位触发器电路直接耦合到所述共同扫描电路。

5.根据权利要求4所述的集成电路，其中所述第一单一位触发器电路具有直接耦合到所述共同扫描电路的反相输出。

6.根据权利要求1所述的集成电路，其进一步包括将所述第一层耦合到所述第二层的路由路径。

7.一种集成电路，其包括：

多位触发器电路，其具有第一多个触发器电路及第二多个触发器电路，其中所述第一多个触发器电路位于第一层中并且所述第二多个触发器电路位于所述第一层上方的第二层中；

共同时钟电路，其位于所述第一层中并且连接到所述第一多个触发器电路中的每一者及所述第二多个触发器电路中的每一者；

共同扫描电路，其位于所述第二层中并且连接到所述第一多个触发器电路中的每一者及所述第二多个触发器电路中的每一者；

其中所述第一多个触发器电路中的每一者及所述第二多个触发器电路中的每一者包括时钟部分及非时钟部分；

其中每个时钟部分包括主锁存器组件、从锁存器组件及多个传输门；

其中每个非时钟部分包括数据输入、反相数据输入、扫描输入及多个输入/输出晶体管；且

其中所述第一多个触发器电路包括第二单一位触发器电路及第四单一位触发器电路，并且所述第二多个触发器电路包括第一单一位触发器电路及第三单一位触发器电路，其中所述第一单一位触发器电路的反相输入直接耦合到所述第二单一位触发器电路的反相输出，所述第二单一位触发器电路的反相输入直接耦合到所述第三单一位触发器电路的反相输出，并且所述第三单一位触发器电路的反相输入直接耦合到所述第四单一位触发器电路的反相输出。

8.根据权利要求7所述的集成电路，其中所述多位触发器电路包括四位触发器电路。

9.根据权利要求7所述的集成电路，其中所述第一单一位触发器电路直接耦合到所述共同时钟电路，并且所述第四单一位触发器电路直接耦合到所述共同时钟电路。

10.根据权利要求9所述的集成电路，其中所述第一单一位触发器电路及所述第四单一位触发器电路直接耦合到所述共同扫描电路。