[发明专利]在基于中央处理单元(CPU)的系统中通过经压缩存储器控制器(CMC)使用背靠背读取操作来提供存储器带宽压缩

说明书

优先权申请

本申请案要求2015年2月3日申请且标题为“用使用改善的等待时间的背靠背读取操作的存储器带宽压缩的存储器控制器、和相关的基于处理器的系统和方法(MEMORY CONTROLLERS EMPLOYING MEMORY BANDWIDTH COMPRESSION EMPLOYING BACK-TO-BACK READ OPERATIONS FOR IMPROVED LATENCY,AND RELATED PROCESSOR-BASED SYSTEMS AND METHODS)”的第62/111,347号美国临时专利申请案的优先权，所述专利申请案以全文引用的方式并入本文中。

本申请案还要求2015年9月3日申请且标题为“在基于中央处理单元(CPU)的系统中通过经压缩存储器控制器(CMC)使用背靠背读取操作来提供存储器带宽压缩(PROVIDING MEMORY BANDWIDTH COMPRESSION USING BACK-TO-BACK READ OPERATIONS BY COMPRESSED MEMORY CONTROLLERS(CMCs)IN A CENTRAL PROCESSING UNIT(CPU)-BASED SYSTEM)”的第14/844,516号美国专利申请案的优先权，所述专利申请案以全文引用的方式并入本文中。

技术领域

本发明的技术大体上涉及计算机存储器系统，且确切地说，涉及用于提供具有到存储器的存储器存取接口的中央处理单元(CPU)的计算机存储器系统中的存储器控制器。

背景技术

微处理器在广泛多种应用程序中执行计算任务。典型的微处理器应用程序包含执行软件指令的一或多个中央处理单元(CPU)。软件指令可发指令给CPU从存储器中的位置取数据、使用取到的数据来执行一或多个CPU操作并产生结果。结果接着可存储于存储器中。作为非限制性实例，这个存储器可为在CPU本地的高速缓冲存储器、在CPU块中的CPU之间的共享本地高速缓冲存储器，在多个CPU块之间的共享高速缓冲存储器，或微处理器的主存储器。

正这点上，图1是包含基于CPU的系统12的示范性芯片上系统(SoC)10的示意图。在此实例中，基于CPU的系统12包含多个CPU块14(1)到14(N)，其中“N”等于所需的CPU块14(1)到14(N)的任何数目。在图1的实例中，CPU块14(1)到14(N)中的每一者含有两个CPU 16(1)、16(2)。CPU块14(1)到14(N)进一步分别含有共享2阶(L2)高速缓冲存储器18(1)到18(N)。还提供共享3阶(L3)高速缓冲存储器20，其用于存储由CPU块14(1)到14(N)中的任一者使用或在其之间共享的高速缓冲存储器的数据。提供内部系统总线22以使CPU块14(1)到14(N)中的每一者能够存取共享的L3高速缓冲存储器20以及其它共享资源。由CPU块14(1)到14(N)通过内部系统总线22存取的其它共享资源可包含存储器控制器24，存储器控制器24用于存取主要外部存储器(例如双速率动态随机存取存储器(DRAM)(DDR)，作为非限制性实例)、外围装置26、其它存储装置28、快速外围部件互连(PCI)(PCI-e)接口30、直接存储器存取(DMA)控制器32，和/或集成存储器控制器(IMC)34。

随着在图1中的基于CPU的系统12中执行的基于CPU的应用的复杂性和性能增加，共享L2缓冲18(1)到18(N)和共享L3缓冲20，以及可通过存储器控制器24存取的外部存储器的存储器容量要求也可增加。可使用数据压缩来增加基于CPU的系统12的有效存储器容量，而不增加物理存储器容量。然而，对数据压缩的使用可增加存储器存取等待时间且消耗额外的存储器带宽，这是因为取决于数据是经压缩的还是未经压缩的，可能需要多个存储器存取请求来检索数据。因此，期望使用数据压缩来增加基于CPU的系统12的存储器容量，同时缓解对存储器存取等待时间和存储器带宽的影响。

发明内容