[发明专利]用于可编程门阵列的逻辑块架构

说明书

技术领域

本发明涉及可编程逻辑器件，更具体地涉及现场可编程门阵列器件。

背景技术

FPGA是一类可编程逻辑器件。它们通常基于标准可编程逻辑块，大量的标准可编程逻辑块被布置在一起以实现各种功能。

图1示出了属于现有技术的示例性的逻辑块。

如图1所示，逻辑块包括第一查找表(LUT)11和第二查找表(LUT)14。每个LUT分别包括七个两输入多路复用器111,112,113,114,115,116,117和141,142,143,144,145,146,147。这些多路复用器以三行的级联方式布置，以便构成8输入多路复用器，其输出构成LUT的输出。每个级联布置中的第一行多路复用器(111,113,115和117，以及141,143,145和147)都具有总共八个输入。这8个输入分别构成每个LUT的编程输入。每行的选择输入结合在一起，构成每个LUT的三个数据输入。通常，具有这种方式的3个数据输入的LUT被称为“LUT3”。如图所示，相应LUT的每个输入依赖于另一个的相应输入，并且两个输入都连接到逻辑块本身的对应输入a，b或c。每个LUT 11和14的八个编程输入分别连接到存储器设备12和13。在操作中，这些存储器设备12,13向每个LUT的八个编程输入中的每一个提供恒定的预定逻辑值。根据需要，可以通过选择在每个输入处提供的预定逻辑值，来定义LUT的对其三个数据输入上的任何二进制值进行响应的逻辑行为。这是FPGA技术的基础的基本概念。通常，每当设备接通(turn on)时，从非易失性存储器(未示出)加载与每个LUT编程输入上的期望的预定逻辑值对应的存储器12,13中的值。可以选择这些值以提供任何期望的功能而不改变设备硬件、并且可以仅仅通过替换非易失性存储器中的信息来修改值以提供错误修复或功能改进的这一事实，是FPGA技术的关键优点。然而，应当理解，包含两个LUT3的单个逻辑块能够实现的功能是有限的，并且图1所示的逻辑块的其余特征旨在扩展该容量。提供多路复用器16将两个LUT 11和14的输出相连接，并且两个LUT 11和14的输出通过逻辑块的第四输入d来交换。当两个LUT的输出以这种方式耦合时，这两个LUT3在逻辑上等效于LUT4。同时，提供了一位全加器15，其被配置为将自两个LUT 11和14输出的值相加。全加器15的进位输入连接151和进位输出连接152被连接到邻近的逻辑块(未示出)，使得通过使用多个相邻块能够将任何大小的二进制值相加。最后一个多路复用器17被提供用于在全加器15和多路复用器16的输出之间进行选择，并且相应地在表现为LUT4的逻辑块的一方或者具有相加输出的两个LUT3的另一方之间进行选择。最后，提供了一个D触发器18，其被配置为接收多路复用器17的输出，并且在检测到其时钟输入181上的脉冲时将其传送到D输出。时钟输入181在多个相邻逻辑块上共享，使得无论在块内发生的逻辑处理为何，都可以控制每个块以在预定的、经协调的时间产生其输出。

如上所述，对于提供有用功能的FPGA系统，通常需要关联大量的逻辑块。

图2示意性地示出了现有技术中已知的FPGA系统的示例。

如图2所示，FPGA芯片20包括多个逻辑块21，例如如上所述。该芯片还包括多个输入/输出端口22。连接这些逻辑块21和输入/输出端口22的是多个轨道(track)24。在这些轨道的接合点处提供多个可编程路由区域23。在这些可编程路由区域中提供有交换机，交换机可以在被存储在与每个交换机连接的存储器单元中的逻辑值的控制下，选择性地连接任何一对相交的轨道。以与上述对存储器单元12和13的编程相似的方式，交换机存储器值在系统启动时从非易失性存储器设置。因此，通过根据需要设置交换机存储器(switch memory)中的值，并且任何逻辑块的连接可以耦合到任何其它逻辑块的连接，或耦合到任何输入/输出端口22。因此，通过适当地配置存储器单元12和13以定义每个逻辑块的操作，以及交换机存储器23在逻辑块之间建立适当的连接，可以实现任何期望的功能。

应当理解，虽然上面描述的布置是非常通用的，但是在速度、能量消耗和表面积方面也将受到许多低效率的制约。这些的出现是由于多个原因。首先，通常不可能以完美效率将所需的功能映射到可用的电路上，总是有一些冗余的元件。其次，使用通用电路实现特定功能通常在(例如)所使用的晶体管的数量方面效率低于专门设计用于执行该功能的电路。

尽管与专用集成电路相比，FPGA技术的基本方法在某种程度上固有这些低效率，但仍然希望尽量减少这些。