[发明专利]具有用于3D集成电路的折叠块及复制引脚的知识产权块设计

说明书

用于三维3D集成电路的知识产权IP块设计方法可包括将具有一或多个电路组件的至少一个二维2D块折叠成具有多个层的3D块，其中所述折叠2D块中的所述一或多个电路组件可分布在所述3D块中的所述多个层之间。此外，一或多个引脚可跨越所述3D块中的所述多个层复制，并且所述一或多个复制引脚可使用放置于所述3D块内部的一或多个块内硅穿孔TSV彼此连接。

技术领域

本发明大体上涉及集成电路，且具体来说，涉及产生用于低功率及高性能应用的3D集成电路设计中的知识产权(IP)块。

背景技术

在电子设计自动化中，集成电路(IC)布图规划示意性地表示与IC相关联的主要功能块的试验性布置。在现代电子设计过程中，通常在作为芯片设计的分层方法中的早期阶段的布图规划阶段产生布图规划。布图规划考虑设计中的一些几何限制，包含例如，用于芯片外连接的接合垫的位置。此外，在电子设计中，知识产权(IP)块(或IP核)是指视为特定一方的知识产权的可重复使用的逻辑单元、电池或芯片局部设计。因此，授权的当事人及/或拥有设计中存在的知识产权(例如，专利、源代码版权、商业机密、技术诀窍等)的当事人可将IP块用作IC设计内的构建块。一般来说，结合2D IP块使用三维(3D)IP块来改进全芯片3DIC设计的总体质量可存在不同优点。

举例来说，3D半导体装置(或堆栈IC装置)可包含两个或多于两个半导体装置，所述半导体装置垂直堆栈且由此比两个或多于两个常规布置的半导体装置占用更少空间。堆栈IC装置是通过堆栈垂直互连的硅晶片及/或IC以便表现为单个装置而构建的单个集成电路。常规上，在装置的周边及/或跨越装置的区域使用输入/输出(I/O)端口将堆栈半导体装置有线地连接在一起。I/O端口略增加组合件的长度及宽度。在一些新3D堆栈中，称为硅穿堆栈(TSS)的技术使用硅穿孔(TSV)来通过形成通过半导体装置的主体的垂直连接，使得堆栈IC装置可将大量功能封装到较小占用面积中而完全或部分替换边缘布线。然而，装置尺度及互连性能失配已按指数规律增加并预期继续更进一步增加。装置及互连性能失配的此指数增加促使设计者使用例如全局互连件的重缓冲等技术，这会增加芯片面积及功率消耗。

因此，聚焦于将2D块组装成3D堆栈的当前3D方法仅有助于在不利用块内的3D IC及不进一步改进工作台的情况下减小块间网(如果可适用)。另一方面，从现有2D IP块开始，称为“块折叠”的技术可执行层分区且在相同占用面积下对于所有层重新进行布置及路由，以便创建3D IP块且由此构建最终3D IP布局。然而，利用块折叠的现有技术未解决如何将I/O引脚放置于折叠3D IP块中，就用于块间连接的线长、面积及数目而言，这可能对最终3D IC设计质量具有主要影响。

发明内容

以下呈现关于本文中所揭示的一或多个方面及/或实施例的简化概述。因此，以下概述不应被视为与所有预期方面及/或实施例相关的广泛概述，也不应认为以下概述识别与所有预期方面及/或实施例相关的关键或至关重要的元素，或描绘与任何特定方面及/或实施例相关联的范围。因此，以下概述的唯一目的在于在下文呈现的详细描述之前，以简化形式呈现关于本文中所揭示的一或多个方面及/或实施例的某些概念。

根据不同示例性方面，用于三维(3D)集成电路的知识产权(IP)块设计方法可包括将具有一或多个电路组件的至少一个二维(2D)块折叠成具有多个层的3D块，其中所述折叠2D块中的所述一或多个电路组件可分布在所述3D块中的所述多个层之间。此外，一或多个引脚可跨越3D块中的多个层进行复制并且一或多个复制引脚可使用放置于3D块内(例如，以提供复制引脚之间的垂直连接)的一或多个块内硅穿孔(TSV)彼此连接。此外，在各个实施例中，3D集成电路中的一或多个其它块可根据与其相关联的层位置各自连接到复制引脚中的一者，并且3D块及一或多个其它块随后可封装到与集成电路相关联的最终全芯片设计中，其中跨越3D块中的多个层复制的一或多个引脚可经选择以最小化全芯片设计中的总线长及占用面积及/或根据跨越3D块中的多个层可用的共享空间。