[发明专利]具有减少的决策反馈均衡器采样器的低功率高速接收器

说明书

描述了一种设备，所述设备包括：可变增益放大器(VGA)；采样器组，所述采样器组用于根据时钟信号对从所述VGA输出的数据进行采样；以及时钟数据恢复(CDR)电路，所述时钟数据恢复电路用于调整所述时钟信号的相位，从而使得与所述采样数据相关联的第一后体信号的量级基本上是与所述采样数据相关联的初始体抽头的量级的一半。

优先权声明

本申请要求于2015年3月3日提交的题为“LOW POWER HIGH SPEED RECEIVER WITHREDUCED DECISION FEEDBACK EQUALIZER SAMPLERS(具有减少的决策反馈均衡器采样器的低功率高速接收器)”的美国专利申请序列号14/637,291的优先权，并且所述申请通过引用以其全文结合在此。

背景技术

接收器复杂性以及由此产生的其电路带宽限制是实现具有功率效率和面积效率的高数据速率输入输出(IO)链路的主要障碍之一。因为传统的决策反馈均衡器(DFE)受限于至少具有求和器(或加法器)、(多个)采样器、(多个)延迟单元和(多个)权重乘法器的闭合环路的传播延迟，所以传统DFE对于在I/O链路的接收器中以高数据速率来去除符号间干扰(ISI)而言是不可行的。对于60千兆比特每秒(Gb/s)以及更大的超高数据速率，一项用于提高IO收发器的数据速率和信道容失性的技术是具有抽头推测(或预测)的DFE。然而，DFE抽头推测的指数型功率和面积成本使得其对于以功率和面积效率为目标的链路而言不具吸引力。

附图说明

通过以下给出的具体实施方式以及通过本公开的各实施例的附图将更加全面地理解本公开的实施例，然而，本公开的实施例不应被视为将本公开限制于特定实施例，而是仅用于解释和理解。

图1展示了根据本公开的一些实施例的具有某设备的系统，所述设备具有带有减少的决策反馈均衡器(DFE)采样器的低功率高速接收器。

图2A展示了由用于对在不存在符号间干扰(ISI)时的4电平脉冲量级调制(PAM)数据进行解析三个采样器进行采样的三只眼睛。

图2B展示了根据本公开的一些实施例的表，所述表指示当时钟数据恢复(CDR)定时函数将PAM信号的第一后体约束为光标量级的一半时，数据阈值的数量从三个增大到十二个并且减小回到八个。

图2C展示了根据本公开的一些实施例的表，所述表指示当CDR定时函数将PAM信号的第一后体约束为光标量级的一半时，误差阈值的数量从四个增大到十六个并且减小回到八个。

图3展示了根据本公开的一些实施例的用于生成用于时钟恢复的误差信号以及数据的重叠眼睛。

图4展示了根据本公开的一些实施例的交错接收器分片，示出了当CDR定时函数将PAM信号的第一后体约束为光标量级的一半时的减小的复杂性。

图5展示了根据本公开的一些实施例的具有一个推测抽头并且具有CDR定时函数的交错接收器分片，所述CDR定时函数将PAM信号的第一后体约束为光标量级的一半。

图6展示了根据本公开的一些实施例的具有‘n’个抽头(仅第一抽头是推测的)并且具有CDR定时函数的交错接收器分片，所述CDR定时函数将PAM信号的第一后体约束为光标量级的一半。

图7展示了根据本公开的一些实施例的具有多个具有反馈的多路复用器的电路。

图8展示了根据一些实施例的具有某设备的智能装置或计算机系统或SoC(片上系统)，所述设备具有带有减少的DFE采样器的低功率高速接收器。

具体实施方式