[发明专利]用于检测三维(3D)集成电路(IC)(3DIC)中的硅穿孔(TSV)裂纹的TSV裂纹传感器以及相关方法和系统

说明书

优先权申请

本申请案主张2015年3月5日申请且标题是“用于检测三维(3D)集成电路(IC)(3DIC)中的硅穿孔(TSV)裂纹的TSV裂纹传感器以及相关方法和系统(THROUGH-SILICON VIA(TSV)CRACK SENSORS FOR DETECTING TSV CRACKS IN THREE-DIMENSIONAL(3D)INTEGRATED CIRCUITS(ICs)(3DICs),AND RELATED METHODS AND SYSTEMS)”的第14/639,511号美国专利申请案的优先权，所述申请案以全文引用的方式并入本文中。

技术领域

本发明的技术大体上涉及用于三维(3D)集成电路(IC)(3DIC)的硅穿孔(TSV)，且更确切地说涉及所述三维集成电路中硅衬底表面裂纹的检测。

背景技术

计算装置在社会中已变得普遍。这类计算装置存在的增长已加快，原因部分在于这类计算装置的功能性和变通性不断增加。功能性和变通性的此增加通过在较小封装中提供日益强大的处理能力而实现，如莫耳定律(Moore's Law)宽泛地所认可。因此，公司已试图以比莫耳定律或电路性能需求更快的速度增加功能集成。然而，在减小集成电路(IC)大小的同时增加处理能力的压力已限制常规制造制程的能力，尤其是当IC内的节点大小已减小到低纳米(nm)尺寸(例如，<20nm)时。因此，已经存在越来越多的用以减小IC大小的互连方案，例如硅级封装、叠层封装和系统级封装(SiP)多芯片模块(MCM)方案。

当前的小型化技术包括三维(3D)集成电路(3DIC)。在3DIC中，IC以多个层或层级(下文称为“层”)布置于x-y-z坐标系统中。与二维(2D)布置(即，以单层布置于x-y坐标系统中的IC)相比，此布置实现较高装置组装密度、较低互连延迟和较低成本。制造或形成3DIC的技术包括某一形式的硅穿孔(TSV)，所述硅穿孔实现堆叠式晶片或裸片之间的电连接(即，布置于x-y-z坐标系统的z方向层中的IC之间的连接)。在这点上，图1说明3DIC 100的一实例。3DIC 100包含多个堆叠的经制造的IC层102(1)到102(N)，所述IC层各自包含电子电路104。在3DIC 100中制造TSV 106以使不同IC层102(1)到102(N)之间的电子电路104互连。

堆叠式IC层102(1)到102(N)中任一个的缺陷可由于3DIC 100在各个IC层102(1)到102(N)上的互相依赖而使图1中的3DIC 100具有缺陷。缺陷可能是由(例如)TSV 106的热膨胀造成，所述热膨胀归因于TSV 106与其环境之间的热膨胀系数(CTE)不匹配。在制造3DIC 100期间采用的后段制程(BEOL)过程期间，由于BEOL过程包括一或多个热循环，因此TSV 106与其环境之间的此CTE不匹配引发的应力可产生径向裂纹，所述径向裂纹从TSV 106朝向硅衬底表面传播。在这点上，图2A说明图1中的3DIC 100中的TSV 106的扫描电子显微镜(SEM)视图，所述TSV在制造期间归因于由CTE不匹配引发的应力所引起的热膨胀而破裂。图2B展示图2A中的TSV 106的一部分和邻近TSV 106的硅衬底表面中由于TSV 106的热膨胀而产生的径向裂纹200。如果裂纹(例如，径向裂纹200)到达设置于衬底上的附近装置(例如，晶体管)，那么所述径向裂纹200可能损坏所述附近装置，此情形可致使3DIC 100不可操作。

在这点上，3DIC设计通常提供一外置区(keep-out-zone；KOZ)，在3DIC制造期间将在围绕TSV的径向区域中观察所述外置区以避免由CTE不匹配引起的裂纹损坏邻近硅衬底表面。然而，如果TSV裂纹传播超出KOZ，那么所述裂纹可能危及沿其传播路径的装置的安全性，且因此危及对应的堆叠式晶片和3DIC系统。尽管较大KOZ面积将增加3DIC的安全性和/或制造良率，但期望KOZ可以保持较小以节省3DIC的面积。

一种针对TSV裂纹测试3DIC的技术是，通过检查各种装置和电路级故障(例如，由TSV裂纹所引起的时序冲突、固定型故障等)来间接地检测临界裂纹。然而，由于受限的测试覆盖度、数量较大的TSV以及各种可能的裂纹传播方向，此技术可能无法辨别出具有TSV裂纹的每一个晶片。换句话说，为了保证仅推出无TSV裂纹的芯片，直接TSV裂纹检测技术必不可少。