[发明专利]多芯片封装链路

说明书

诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h‑k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。

相关申请的交叉引用

本申请要求于2015年3月26日提交的、标题为“MULTICHIP PACKAGE LINK”的美国非临时专利申请No.14/669,975的权益和优先权，其全部内容通过引用并入本文。

技术领域

本公开涉及计算系统，并且具体而言(但非排他性地)涉及点到点的互连。

背景技术

半导体处理和逻辑设计的进步允许可能存在于集成电路器件上的逻辑量的增加。作为必然的结果，计算机系统配置已经从系统中的单个或多个集成电路演变为独立的集成电路上存在的多个核、多个硬件线程以及多个逻辑处理器，以及集成在这种处理器内的其它接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任何数量的核、硬件线程、逻辑处理器、接口、存储器、控制器中心等。

由于将更多的处理功率供给在较小的封装中的更大的能力，所以较小的计算设备日益普及。智能电话、平板电脑、超薄笔记本电脑以及其它用户设备已成指数增长。然而，这些较小的设备依赖于既用于数据存储又用于超过外形尺寸的复杂处理的服务器。因此，高性能计算市场(即，服务器空间)的需求还在增加。例如，在现代服务器中，通常不仅存在具有多个核的单个处理器，还存在用于增加计算功率的多个物理处理器(也称为多个插座)。但是当处理功率随着计算系统中的设备数量的增加而增加时，插座和其它设备之间的通信变得更加关键。

事实上，互连已经从主要处理电气通信的更传统的多点总线发展到便于快速通信的充分扩展的互连架构。不幸的是，在对未来处理器以甚至更高速率消耗的需求增加时，相对应的需求则处于现有互连架构的能力范围内。

附图说明

图1示出了包括互连架构的计算系统的实施例。

图2示出了包括分层栈的互连架构的实施例。

图3示出了在互连架构内要生成的或要接收的请求或分组的实施例。

图4示出了用于互连架构的发射机和接收机对的实施例。

图5示出了多芯片封装的实施例。

图6是多芯片封装链路(MCPL)的简化框图。

图7是示例性MCPL上的示例性信号发送的表示。

图8是示出示例性MCPL中的数据通路的简化框图。

图9是示出MCPL的实施例中的示例性串扰消除技术的简化框图。

图10是示出MCPL的实施例中的示例性串扰消除组件的简化电路图。

图11是MCPL的简化框图。

图12是使用逻辑PHY接口(LPIF)与多个协议的上层逻辑进行接合的MCPL的简化框图。

图13是与链路的恢复相关的示例性MCPL上的示例性信号发送的表示。

图14A-14C是示例性MCPL的通路上数据的示例性比特映射。

图15是示例性链路状态机的一部分的表示。

图16是与链路的示例性定心相关联的流程的表示。

图17是示例性链路状态机的表示。