[发明专利]带有3D鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法

说明书

本发明公开了一种非易失性存储器单元，其包括具有鳍形上表面的半导体衬底，所述鳍形上表面具有顶部表面和两个侧表面。源极区和漏极区形成在所述鳍形上表面部分中，沟道区位于源极区和漏极区之间。导电浮栅包括沿所述顶部表面的第一部分延伸的第一部分，以及分别沿所述两个侧表面的第一部分延伸的第二部分和第三部分。导电控制栅包括沿所述顶部表面的第二部分延伸的第一部分、分别沿所述两个侧表面的第二部分延伸的第二部分和第三部分、沿所述浮栅第一部分的至少一些向上并在其上方延伸的第四部分、以及分别延伸出并在所述浮栅第二部分和第三部分的至少一些上方延伸的第五部分和第六部分。

相关专利申请

本申请要求2015年3月17日提交的美国临时申请号62/134,489的权益，并且该美国临时申请以引用方式并入本文。

技术领域

本发明涉及非易失性闪存存储器单元阵列。

背景技术

目前，已知分裂栅型非易失性存储器单元。美国专利5,029,130（出于所有目的以引用的方式并入）描述了这种分裂栅存储器单元。此存储器单元具有设置在沟道区的第一部分上方并控制所述第一部分的传导的浮栅，以及设置在所述沟道区的第二部分上方并控制所述第二部分的传导的字线（控制）栅。控制栅具有与浮栅侧向相邻设置并设置在沟道区第二部分上方的第一部分，并且控制栅具有沿浮栅向上并在其上方延伸的第二部分。因为沟道区沿半导体衬底的平坦表面形成，所以当器件几何形状变小时，沟道区的总面积（例如，宽度）也变小。这减小了源极区和漏极区之间的电流，从而需要更灵敏的感测放大器等来检测存储器单元的状态。

因为缩小光刻尺寸从而减小沟道宽度影响所有半导体器件的问题，所以已经提出了鳍式场效应晶体管(Fin-FET)类型的结构。在Fin-FET类型的结构中，半导体材料的鳍形构件将源极区连接到漏极区。鳍形构件具有顶部表面和两个侧表面。从源极区到漏极区的电流然后可沿顶部表面以及两个侧表面流动。因此，沟道区的宽度增加，从而增加电流。然而，通过将沟道区“折叠”成两个侧表面，从而减小了沟道区的“占有面积”，而增加沟道区的宽度但不牺牲更多的半导体实际面积。已经公开了使用这种Fin-FET的非易失性存储器单元。现有技术的Fin-FET非易失性存储器结构的一些示例包括美国专利7,423,310、7,410,913和8,461,640。然而，目前为止，这些现有技术的Fin-FET结构已经公开了使用浮栅作为堆叠栅器件，或者使用俘获材料，或者使用SRO（富硅氧化物）或使用纳米晶体硅来存储电荷，或者其他更复杂的存储器单元配置。

发明内容

改进的非易失性存储器单元包括：第一导电类型的半导体衬底，该半导体衬底具有鳍形上表面部分，所述鳍形上表面部分具有顶部表面和两个侧表面；以及在鳍形上表面部分中不同于第一导电类型的第二导电类型的间隔开的第一区和第二区，沟道区在第一区和第二区之间延伸。沟道区具有包括顶部表面的第一部分和两个侧表面的第一部分的第一部分，并且具有包括顶部表面的第二部分和两个侧表面的第二部分的第二部分。导电浮栅包括沿顶部表面的第一部分延伸并且与其绝缘的第一部分、沿所述两个侧表面中的一个的所述第一部分延伸并且与其绝缘的第二部分、以及沿所述两个侧表面中的另一个的第一部分延伸并且与其绝缘的第三部分。导电控制栅包括沿顶部表面的第二部分延伸并且与其绝缘的第一部分、沿两个侧表面中的一个的第二部分延伸并与其绝缘的第二部分、沿两个侧表面中的另一个的第二部分延伸并与其绝缘的第三部分、沿浮栅第一部分的至少一些向上并在其上方延伸并与其绝缘的第四部分、延伸出并在浮栅第二部分的至少一些上方延伸并与其绝缘的第五部分、延伸出并在浮栅第三部分的至少一些上方延伸并与其绝缘的第六部分。