[发明专利]具有宽锁定范围的混合锁相环

说明书

数字锁相环包括被配置成以某一频率产生输出信号的数控振荡器。相位比较器将输出信号或从其导出的信号与参考信号作比较以产生相位误差信号。第一环路滤波器根据相位比较器的输出产生针对数控振荡器的第一控制信号。耦合至相位比较器的输出的频率误差测量电路产生频率误差信号。第二环路滤波器根据频率误差测量电路的输出产生针对数控振荡器的第二控制信号。电路将第一和第二控制信号组合并将经组合的控制信号提供给数控振荡器。

相关申请的交叉引用

该国际专利申请要求来自2016年2月18日提交的、名称为“Hybrid Phase LockedLoop having Wide Locking Range(具有宽锁定范围的混合锁相环)”的美国专利申请No.15/047,778的优先权；后者要求来自2015年3月23日提交的、名称为“Hybrid PhaseLocked Loop having Wide Locking Range(具有宽锁定范围的混合锁相环)”的印度专利申请No.962/NUM/2015的优先权，两者的内容通过引用整体纳入本公开。

背景技术

现有技术的锁相环(PLL)使用频率划分之后参考信号与反馈信号之间的相位差的测量来调整生成反馈信号的数控振荡器的频率。在相位误差测量之前，可在参考信号和/或反馈信号中采用频率划分。

数字锁相环(DPLL)一般包括相位比较器、环路滤波器、数控振荡器和反馈路径。反馈信号与参考信号作比较以生成误差信号。环路滤波器对误差信号进行滤波以生成针对数控振荡器的控制信号。以此方式，锁相环的输出被锁定至参考信号。收敛时间是输出锁定至参考信号并且与滤波器带宽成比例的时间。较低的滤波器带宽是对减少抖动而言是合需的但这暗示了较长的收敛时间。

在一种类型的DPLL中(称为类型II PLL)，环路滤波器是二阶的。该环路滤波器具有两个部分，称为比例或P部分，以及积分I部分，它们生成DCO频率控制信号的相应分量。I部分将相位误差累积成频率偏移，该频率偏移被添加至来自每个循环中的P部分的瞬时相位。收敛时间通常由P部分来控制。然而，当频率与参考信号处于锁定并且I部分具有小的频率偏移时，残余的相位收敛时间由来自I部分的小误差控制。在这些情况下，相位误差可被极度缓慢地纠正，尤其是在环路带宽较低时。

如图1中所示，典型的类型II DPLL 10包括用于测量相位误差的相位比较器12、环路滤波器14、和数控振荡器(DCO)16。相位比较器12将参考时钟Φref(或在分频器中除以了1/M的参考时钟)的相位和潜在地具有某个预设偏移的本地DCO 16的输出或其某个导出(例如，其几分之一(通过分频器20))作比较，相位误差Φerr是该相位比较器12的输出。将理解，DPLL 10在系统时钟(未示出)的控制下操作。

典型的环路滤波器14包括比例(P)组件22和积分(I)组件24，如图2中所示。在环路滤波器14的比例(P)组件22中，乘法器26将用作相位误差测量元件12的相位比较器的输出Φerr乘以比例因子K_p。将乘法器26的输出提供给包括乘法器28的积分(I)组件24，乘法器28具有积分因子K_I作为输入。包括加法器30和具有单位延迟的存储器32的积分器形成延迟反馈环路的一部分。乘法器26产生相位补偿分量dfp而乘法器28和积分器(加法器30和存储器32)产生积分分量dfi，其表示相对于参考时钟Φref的频率的频率偏移。分量dfp和dfi在加法器34中进一步求和以产生控制信号df，控制信号df被安排成设置图1的DCO 16的频率从而它变为锁定至参考时钟Φref。

存储器32存储针对一个循环的频率分量dfi的值，从而至加法器30的当前输入是(前一循环的dfi)+K_I×dfp(当前循环)。因此，加法器34的输出处的DCO控制信号df由下式给出：df＝dfp(当前循环)+dfi(前一循环)+K_I*dfP(当前循环)。