[发明专利]数据处理装置

说明书

本发明的数据处理装置具有二维结构，该二维结构通过将包括具有多个接口的内存模块(606)、内存模块(606)的各接口的地址生成器(604)以及运算器(603)的基本单元(600)在水平方向上配列成多个way，并将水平方向上排列有多个way的阶段在垂直方向上排列成多个而形成。

技术领域

本发明是关于一种应用于电脑系统的数据处理装置。

背景技术

现有技术中，作为电脑系统中的加速器的构成方法，外部缓存共享类型的SIMD(single instruction stream,multiple data stream)方式和主内存共享类型的外部加速器方式被众所周知。

通用CPU(central processing unit)向加速器传送数据时，如果是外部缓存共享类型，只要内置缓存存储器向外部缓存存储器回写(闪存)即可，但是由于外部缓存存储器的数据宽度通常为SIMD程度的宽度，因此不能一次性参考超过SIMD宽度的大量数据。另外，如果是主存储器共享类型，需要内置缓存和外部缓存这两种均向主存储器回写(闪存)，缓存刷新时间将成为较大的系统额外消耗(overhead)。

因此，设置一缓冲存储器的结构被提案出来，该缓冲存储器从核心角度来看，成为高速缓存存储器，从加速器的角度来看，成为该些的本地内存(参非专利文献1(Fig.1b)。

通过该结构，由于高速缓存存储器和加速器的本地存储器被共享化，如上所述的系统额外消耗得以缓和。

现有技术文献

【非专利文献】

【非专利文献1】Carlos Flores Fajardo,Zhen Fang,Ravi Iyer,German FabilaGarcia,Seung Eun Lee,Li Zhao,Buffer-Integrated-Cache:A Cost-Effective SRAMArchitecture for Handheld and Embedded Platforms,Design Automation Conference(DAC),2011 48th ACM/EDAC/IEEE Date of Conference:5-9June 2011Page(s):966-971

发明内容

发明所要解决的技术问题

但是，即使是非专利文献1的构成，由于高速缓存存储器设置在加速器的外部，加速器和高速缓存存储器之间的数据传输依然是必要的，因此上述系统额外消耗的缓和也是有限的。

鉴于上述课题，本发明的目的在于提供一种通过将高速缓存存储器设置在加速器的内部，使加速器和高速缓存存储器之间不需要数据传输，从而可以大大缓和系统额外消耗的数据处理装置。

解决技术问题所采取的手段

为了解决上述技术问题，本发明的数据处理装置具有一二维结构，该二维结构通过把水平方向上排列有多个way的阶段在垂直方向上排列成多个而形成，每一个way包括多个基本单元，各基本单元包括具有多个接口(port)的内存模块、所述内存模块的各接口的地址生成器以及运算器，各所述基本单元进一步包括数据总线、演算总线和开关群、以及内存总线和开关群，所述数据总线从属于同一阶段的所述内存模块中同时读取多个way×多个文字，所述演算总线和开关群将所述多个文字同时提供给同一阶段的所述运算器，所述内存总线和开关群将所述运算器的输出写入属于同一阶段的所述内存模块；

属于同一way的所述内存模块所使用的写入总线和读取总线通过相同的总线连接到外部存储器，同时进行从外部存储器向所述内存模块的写入和从所述内存模块向所述运算器的读取，并且，同时进行从所述运算器到所述内存模块的写入和从所述内存模块向所述外部存储器的读取；