[发明专利]压接型半导体装置

说明书

在压接型半导体装置(1)中，第2半导体芯片(15)上的第2中间电极(25)具有1个以上的第2贯通孔(28)。1个以上的第2贯通孔(28)与被筒体(50)、第1共同电极板(40)以及第2共同电极板(45)气密密封的空间(48)流体分离。由此，压接型半导体装置(1)具有高的可靠性。

技术领域

本发明涉及压接型半导体装置。

背景技术

作为用于变换或者控制大电力的装置，已知具备压接型半导体元件的压接型半导体装置(参照专利文献1)。还已知一种压接型半导体装置，该压接型半导体装置具有多个压接型半导体元件与多个散热部件交替地层叠的堆叠构造(参照专利文献2、专利文献3)。

压接型半导体元件包括如绝缘栅型双极晶体管(IGBT)那样的3端子型的第1半导体芯片、和如续流二极管那样的2端子型的第2半导体芯片。第2半导体芯片与第1半导体芯片电并联连接。第2半导体芯片例如电保护第1半导体芯片。作为缓冲板的多个中间电极分别配置于第1半导体芯片的正面和第2半导体芯片的正面之上。第1共同电极板配置于多个中间电极上。在第1半导体芯片的背面和第2半导体芯片的背面之上配置第2共同电极板。通过向第1半导体芯片以及第2半导体芯片按压第1共同电极板和第2共同电极板，从而第1半导体芯片以及第2半导体芯片电连接于外部的电源。

现有技术文献

专利文献

专利文献1：日本特开平8-88240号公报

专利文献2：日本特开平10-93085号公报

专利文献3：日本特开平11-187642号公报

发明内容

中间电极将在压接型半导体装置工作时在第2半导体芯片中产生的热传递给第1共同电极板。因此，与中间电极不相接的第2半导体芯片的外缘部具有比第2半导体芯片中的与中间电极相接的区域高的温度。当在第2半导体芯片流过过电流时，第2半导体芯片的外缘部的温度变得非常高，所以第2半导体芯片的外缘部选择性地破损，存在第2半导体芯片的碎片飞散到第2半导体芯片的周围的情况。第2半导体芯片的碎片对第1半导体芯片和收容第1半导体芯片以及第2半导体芯片的封装体造成损伤。压接型半导体装置有可能无法变换以及控制电力。

本发明是鉴于上述课题而完成的，其目的在于提供具有高的可靠性的压接型半导体装置。

在本发明的压接型半导体装置中，第2半导体芯片上的第2中间电极具有1个以上的第2贯通孔。1个以上的第2贯通孔与被筒体、第1共同电极板以及第2共同电极板气密密封的空间被流体分离。

在本发明的压接型半导体装置中，第2中间电极具有1个以上的第2贯通孔。1个以上的第2贯通孔与被筒体、第1共同电极板以及第2共同电极板气密密封的空间被流体分离。因此，第2半导体芯片的碎片被关入到1个以上的第2贯通孔内。防止第2半导体芯片的碎片对第1半导体芯片和收容第1半导体芯片以及第2半导体芯片的封装体造成损伤。本发明的压接型半导体装置能够持续地变换以及控制电力，具有高的可靠性。

附图说明

图1是本发明的实施方式1的压接型半导体装置的概略俯视图。

图2是本发明的实施方式1的压接型半导体装置的、图1所示的剖面线II-II处的概略剖视图。

图3是本发明的实施方式1的压接型半导体装置中的、第2半导体芯片、第2中间电极以及第2连接部件的概略部分放大立体图。

图4是本发明的实施方式1的压接型半导体装置的、图3所示的剖面线IV-IV处的概略部分放大剖视图。

图5是本发明的实施方式1的压接型半导体装置中的、第1半导体芯片以及第3端子的概略部分放大图。