[发明专利]用于闪存存储器系统的低功率操作

说明书

本发明涉及一种用于闪存存储器系统中的低功率操作的电路和方法。在选择解码电路路径的所公开实施方案中，在省电或关闭模式期间使用上拉电路和下拉电路在某些输出节点处保存值，从而允许主电源关闭，同时仍然保持所述值。

技术领域

本发明涉及用于闪存存储器系统中的低功率操作的电路和方法。在选择解码电路路径的所公开实施方案中，在省电或关闭模式期间使用上拉电路和下拉电路在某些输出节点处保存值，从而允许主电源关闭，同时仍然保持所述值。

背景技术

非易失性存储器单元在本领域中是熟知的。图1中示出一种现有技术的非易失性分裂栅存储器单元10。存储器单元10包括第一导电类型（诸如P型）的半导体衬底12。衬底12具有表面，在该表面上形成第二导电类型（诸如N型）的第一区14（也称为源极线SL）。也为N型的第二区16（也称为漏极线）形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供该区14到浮栅24的耦合。耦合栅CG（也称为控制栅）26位于浮栅24上方并与其绝缘。擦除栅EG 28在第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。浮栅24的顶部拐角可指向T形擦除栅28的内侧拐角以提高擦除效率。擦除栅28也与第一区14绝缘。单元10在美国专利解码7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。

现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元10进行擦除，方法是在擦除栅28上施加高电压，同时其他端子等于零伏。电子从浮栅24隧穿到擦除栅28中，使得浮栅24带正电，从而在读取条件下打开单元10。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，在擦除栅28上施加中电压，以及在位线20上施加编程电流。流过字线22与浮栅24之间的间隙的电子的一部分获得足够的能量以注入到浮栅24中，使得浮栅24带负电，从而在读取条件下关断单元10。所得的单元编程状态被称为‘0’状态。可如下按电流感测模式读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可按反向电流感测模式读取存储器单元，在该模式中，位线20接地，并且在源极线上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。或者，可如下按电压感测模式读取存储器单元10：在位线20上施加偏置电流（接地），在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压，并且在源极线14上施加偏置电压。对于擦除状态而言，位线20上存在单元输出电压（显著地0v），而对于编程状态而言，位线20上存在不显著或接近零的输出电压。或者，可按反向电压感测模式读取存储器单元，在该模式中，位线20被偏置在偏置电压处，并且在源极线上施加偏置电流（接地）。在该模式中，单元输出电压位于源极线14上而非位于位线20上。

在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅24以执行读取、编程和擦除操作。

响应于读取、擦除或编程命令，逻辑电路270使各种电压以及时且干扰最低的方式供应至选择的存储器单元10和未选择的存储器单元10两者的各个部分。

对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用以下缩写：源极线或第一区14(SL)、位线20(BL)、字线22(WL)和耦合栅26(CG)。

1号表格：PEO（正擦除操作）表格