[发明专利]具有分离预充电控制的高速伪双端口存储器

权利要求书

1.一种伪双端口存储器，包括：

位线的配对；

位线预充电电路，被配置用于响应于位线预充电信号的确立而对所述位线的配对预充电；

读取多路复用器，被配置用于响应于读取多路复用器信号的确立而将所述位线的配对选择性地耦合至感测放大器的输入节点的配对；

感测放大器预充电电路，用于响应于感测放大器预充电信号的确立而对所述感测放大器的输入节点的配对预充电；以及

控制信号发生器，被配置用于响应于当在系统时钟周期的第一部分中在读取操作期间确立感测使能信号时出现的第一存储器时钟的下降边缘而确立所述位线预充电信号，以及响应于所述感测使能信号的下降边缘而确立所述感测放大器预充电信号，以在所述系统时钟周期的第二部分中在写入操作之前对于用于所述感测放大器的输入节点的配对预充电。

2.根据权利要求1所述的伪双端口存储器，其中，所述控制信号发生器进一步被配置为响应于所述第一存储器时钟的上升边缘而解确立所述位线预充电信号。

3.根据权利要求2所述的伪双端口存储器，其中，所述第一存储器时钟包括组库存储器时钟，具有响应于系统时钟的上升边缘的上升边缘和自定时下降边缘。

4.根据权利要求2所述的伪双端口存储器，其中，所述控制信号发生器包括反相器的串联链，被配置用于延迟所述第一存储器时钟以产生所述位线预充电信号。

5.根据权利要求4所述的伪双端口存储器，其中，所述反相器的串联链包括反向的串联配对。

6.根据权利要求1所述的伪双端口存储器，其中，所述控制信号发生器进一步被配置为响应于第二存储器时钟的上升边缘而解确立所述感测放大器预充电信号。

7.根据权利要求6所述的伪双端口存储器，其中，所述第二存储器时钟包括读取时钟。

8.根据权利要求7所述的伪双端口存储器，其中，所述控制信号发生器包括：

反相器的串联配对，被配置用于延迟所述感测使能信号以产生延迟的感测使能信号，以及

逻辑门，被配置用于处理所述延迟的感测使能信号和所述读取时钟以产生所述感测放大器预充电信号。

9.根据权利要求8所述的伪双端口存储器，其中，所述逻辑门包括NOR门，以及其中所述控制信号发生器进一步包括反相器以反转来自所述NOR门的输出信号以产生所述感测放大器预充电信号。

10.根据权利要求1所述的伪双端口存储器，其中，所述位线预充电电路包括第一PMOS晶体管，具有连接至电源节点的源极和连接至所述位线的真实位线的漏极，以及其中所述位线预充电电路进一步包括第二PMOS晶体管，具有连接至所述电源节点的源极和连接至所述位线的剩余补码位线的漏极，其中所述第一PMOS晶体管和所述第二PMOS晶体管每个配置为具有由所述位线预充电信号所驱动的栅极。

11.根据权利要求1所述的伪双端口存储器，其中，所述感测放大器预充电电路包括第一PMOS晶体管，具有连接至电源节点的源极和连接至所述输入节点的第一个的漏极，以及其中所述位线预充电电路进一步包括第二PMOS晶体管，具有连接至所述电源节点的源极和连接至所述输入节点的剩余第二个的漏极，其中所述第一PMOS晶体管和所述第二PMOS晶体管每个配置为具有由所述感测放大器预充电信号所驱动的栅极。

12.根据权利要求1所述的伪双端口存储器，其中，所述感测放大器包括交叉耦合的反相器的配对。

13.根据权利要求12所述的伪双端口存储器，其中，所述感测放大器进一步包括耦合在地电势与用于所述交叉耦合反相器配对的接地节点之间的电流源晶体管，以及其中所述电流源晶体管配置为具有由所述感测使能信号所驱动的栅极。