[发明专利]数据处理

说明书

技术领域

本发明涉及数据处理，尤其涉及将指令传送到处理元件的并行功能单元。

背景技术

附图中的图1示出了具有处理元件10的数据处理装置1。每个处理元件10根据接收到的指令12接收待处理的数据11。处理元件10接收用于使接收到的指令进行同步操作和执行的时钟信号输入13。处理元件10在对数据11执行指令12之后输出结果14。处理元件10可以布置为提供任何适当的一个或多个功能。

附图中的图2示出了包括具有各自独立功能的多个功能单元16(16A至16F)的示例性处理元件10。例如，功能单元可以提供内存读取功能、内存写入功能、加法功能、除法功能或乘法功能。多个功能单元16可以布置为提供所期望的范围的功能。将容易理解，每个功能单元可以具有任何适当的功能，并且可以提供任何适当的功能组合。

数据输入17将待处理的数据传送到处理元件10，以及多路复用器18根据正在接收的数据的内容将该数据路由到正确的功能单元。使能信号和时钟信号(为了清楚起见，在图2中未示出)被提供到功能单元。当使能信号被提供到功能单元时，功能单元然后在接下来的一个或多个时钟周期对所接收的数据执行其功能。众所周知，执行特定功能所采用的周期数取决于该功能。

在执行该功能之后，功能单元16提供经处理的数据作为输出20(20A至20F)。将这些输出20(20A至20F)作为输入提供到多路复用器21，该多路复用器21被操作成选择所述输出20中的一个输出作为输出22用于从处理元件10输出。

对于在前面所考虑的处理元件而言，指令按照其接收的顺序被连续地执行使得在任一时刻多个功能单元中只有一个功能单元运行。该执行顺序由在处理装置1上执行的程序而决定。在这样的布置中，在任一时刻只有一个输出20是有效的，并且多路复用器21选择该输出20作为处理元件10的输出。

为了提供增强的处理能力，以及为了减少对外部存储器写入和读取操作(这增加了处理的延迟和等待时间)的需要，并且为了增加一个周期中并行执行的指令的数量，针对处理元件已经提出了一种经处理的数据反馈体系结构。附图中的图3示意性地示出了这种结构。图3的处理元件10'包括用于将待处理的数据提供到功能单元16的输入多路复用器24。与图2的示例相比，处理元件10'的输入多路复用器24被连接成接收功能单元16A至16F的输出22A至22F。以这种方式，输入多路复用器能够根据正在执行的程序将一个功能单元的结果反馈给功能单元之一用于进一步处理。以这种方式，可以执行一系列指令而不需要进行外部存储器输入/输出处理，并且增加了一个周期中并行执行的指令的数量。这种技术使得能够更快地以及以更低的延迟来处理一系列的指令。

但是，当程序包含多个指令序列时，按照单个系列执行指令会导致不必要的延长延迟。为了解决这个问题，麻省理工学院(MIT)电力工程与计算机服务(EECS)系的J.P.Grossman在一篇题为““Cheap Out-of-Order Execution using Delayed Issue(使用延迟问题的廉价乱序执行)”(0-7695-0801-4/00)的文章中提出了一种技术，其中相互独立的指令序列是交错的。在这样的技术中，指令被执行以使得多个功能单元并行操作，这要求给定序列的指令按照正确顺序执行。Grossman通过建议延迟向功能单元发布指令并控制这些指令的执行顺序来实现这一点。Grossman还讨论了将这种技术应用于循环指令序列。以这种方式，可以减少独立指令序列的总体执行时间。

然而，这种技术仍然会在处理指令序列时导致不必要的延迟，特别是如果那些序列包括循环指令。即使该问题并不必要，但是该问题对于需要低延迟的数据处理应用而言尤其严重。这种应用的一个示例是在无线电信领域，其中在保持数据包顺序和低丢包率的同时，数据包流必须以低延迟进行处理。

发明内容

本发明试图解决现有技术的问题。