[发明专利]用于存储器的频率重置的系统、方法和装置

说明书

相关申请的交叉引用

本专利申请要求于2015年7月31日提交的题为“SYSTEMS，METHODS，AND APPARATUS FOR FREQUENCY RESET OF A MEMORY”的美国临时专利申请No.62/199,639的权益，该专利申请被转让给本申请的受让人并且明确地通过引用而整体并入本文。

技术领域

本公开总体上涉及双倍数据速率(DDR)存储器系统，并且更具体地但不排他地，涉及动态随机存取存储器(DRAM)DDR系统。

背景技术

高速DRAM(诸如用于移动设备应用)使用频率设定点(FSP)来在宽频率范围内操作DRAM IO引脚。提供了两个操作点(FSP0和FSP1)，并且片上系统(SoC)可以基于操作频率来使用其中任何一个操作点，以控制通过IO引脚的、SoC与DRAM之间的通信。例如，FSP0可以涵盖从0到1GHz的操作，而FSP1可以涵盖从1GHz到2GHz的操作。这支持多个操作设置，每个操作设置针对特定频带而被微调。目前，FSP的标准操作以JEDEC JESD209-4LPDDR4行业标准为指导。在上电时，SoC默认为FSP0，其具有默认设置以在无端接的低频环境下进行操作。在时钟频率切换期间，需要特定的FSP切换序列来在FSP之间进行切换。

在使用DRAM作为系统存储器的多核处理器系统中，DRAM经常用于在导致系统停机的灾难性事件中存储崩溃日志。这些事件通常由系统中的过期看门狗定时器(基于硬件或软件的)或由重置开关的手动应用来触发。系统需要将崩溃日志清空到DRAM中，并且重置SoC以在稍后读出崩溃日志以用于进一步调试调查。在这个系统刷新期间，DRAM在SoC重置期间进入自刷新(SR)状态，以保持DRAM内容。当SoC被重置时，它进入上电状态，在该状态下，它认为DRAM处于FSP0。系统崩溃可能发生在任何给定的频率，因此DRAM可能处于FSP0或FSP1。由于IO设置失配(片上端接(ODT)信号、驱动器强度等)，SoC与DRAM之间在FSP设置上的这种失配将导致SoC失去与DRAM的可靠通信。这种失配防止DRAM产生自刷新和使用模式寄存器写入命令来重置FSP。在这种情况下，驻留在DRAM中的崩溃日志将会丢失，这严重影响了导致崩溃的系统事件的调试和根本原因分析。JEDECJESD209-4LPDDR4目前还没有解决这个问题的方法。

因此，需要改进传统方法的系统、装置和方法，包括由此提供的有助于防止重置事件期间的FSP失配的改进方法、系统和装置。

发明内容

以下呈现涉及与本文中公开的装置和方法相关联的一个或多个方面和/或示例的简化概述。因此，以下概述不应当被认为是与所有预期方面和/或示例有关的广泛概要，以下概述也不应当被认为是标识与所有预期的方面和/或示例有关的关键或重要的元素或者界定与任何特定方面和/或示例相关联的范围。因此，以下概述的唯一目的是在下文给出具体实施方式之前以简化的形式呈现涉及与本文中公开的装置和方法有关的一个或多个方面和/或示例的某些概念。

在一个方面，一种用于第一存储器的频率重置的方法，包括：当处理器以第一频率设定点处操作并且第一存储器以第一频率设定点处操作时，由处理器发出重置命令；由处理器向第一存储器发出自刷新命令，自刷新命令包括频率重置条目；将处理器设置在第二频率设定点；由处理器发出用以将第一存储器设置在第二频率设定点的寄存器写入命令；以及将第一存储器设置在第二频率设定点。

在另一方面，一种非暂态计算机可读介质，包含用于使处理器执行过程的程序指令，该过程包括：当处理器以第一频率设定点操作并且第一存储器以第一频率设定点操作时发出重置命令；向第一存储器发出自刷新命令，自刷新命令包括频率重置条目；将处理器设置在第二频率设定点；发出用以将第一存储器设置在第二频率设定点的寄存器写入命令；以及将第一存储器设置在第二频率设定点。