[发明专利]具有不均匀沟槽氧化物层的半导体器件

说明书

一种半导体器件，包括在外延层中形成的沟槽以及内衬于所述沟槽的侧壁的氧化物层。所述氧化物层的厚度是不均匀的，使得所述氧化物层朝向所述沟槽的顶部的厚度比其朝向所述沟槽的底部的厚度薄。所述外延层可以具有不均匀的掺杂浓度，其中所述掺杂浓度根据所述氧化物层的所述厚度而变化。

背景技术

击穿电压提供半导体器件(例如，金属氧化物半导体场效应晶体管(MOSFET)器件)在反向电压条件下承受击穿的能力的指示。为了实现节能的功率转换系统，功率MOSFET(例如，设计用于处理中等电压到高电压电平的MOSFET)应具有低传导损耗。通过降低漏极和源极之间的导通电阻RDS(导通)，可以降低传导损耗。但是，降低RDS(导通)会对击穿电压产生不利影响。

MOSFET中的漂移区是通过外延(epi)技术生长的相对高电阻率层，并被设计为实现电特性(诸如击穿电压和导通电阻)的特定值。对于中等电压(例如100V)到高电压(例如600V)器件，导通电阻的主要部分来自漂移区电阻。例如，对于200V器件，分析显示，总导通电阻的88％是由漂移区电阻造成的，而只有6％是由沟道电阻造成的，5％是由封装电阻造成的，且1％是由衬底电阻造成的。因此，减小漂移区电阻可以对减小总导通电阻做出重大贡献。

然而，尽管外延层的漂移区中的电阻率的降低可以对RDS(导通)产生有利影响，但是通常这种降低意味着预计击穿电压将受到如上所述的不利影响。

因此，提供漂移区中的电阻率降低并因此降低导通电阻，但是不会对击穿电压产生不利影响的半导体器件(例如，MOSFET)将是有价值的。

发明内容

总的来说，根据本发明的实施例涉及半导体器件，例如但不限于功率MOSFET(包括但不限于双沟槽MOSFET)，其具有内衬于连接到源极的沟槽的不均匀氧化物层。这样的器件将具有漂移区中的较低的电阻率和较低的导通电阻，但将具有与常规MOSFET(但除了相当的MOSFET以外)相同或几乎相同的击穿电压。

更具体地，在实施例中，半导体器件包括与衬底层相邻设置的外延层和在外延层中形成的沟槽。氧化物层内衬于每一个沟槽的侧壁。沟槽填充有材料，例如连接到源极的多晶硅。氧化物层沿着每个沟槽的侧壁具有不均匀的厚度。例如，氧化物层在距沟槽的底部第一距离处的厚度小于氧化物层在底部处的厚度，并且氧化物层在距离底部第二距离(大于第一距离)处的厚度小于氧化物层在第一距离处的厚度。通常，在根据本发明的实施例中，氧化物层在沟槽的顶部或其附近最薄，并且朝向沟槽的底部较厚。

在实施例中，外延层具有不均匀的掺杂浓度。在这样的实施例中，掺杂浓度根据氧化物层的厚度而变化。更具体地，在实施例中，掺杂浓度在氧化物层越薄时越高，而在氧化物层越厚时越低。因此，在上述示例中，第一距离处的掺杂浓度小于第二距离处的掺杂浓度。

根据本发明实施例中的沟槽中不均匀的氧化物层厚度通过根据氧化物层的厚度调整(tailor)外延层中的掺杂浓度来提供改善外延层中的漂移区中的电荷平衡的机会，从而导致在相同的击穿电压下降低的(改善的)导通电阻。

本领域技术人员在阅读了在各个附图中示出的以下详细描述之后，将认识到根据本发明的实施例的这些及其他目的和优点。

附图说明

并入本说明书中并形成本说明书的一部分的附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。在整个附图和说明书中，相似的编号指示相似的元件。附图可能不是按比例绘制的。

图1A示出了根据本发明的实施例中的半导体器件的一部分的示例。

图1B示出了根据本发明的实施例中的半导体器件的一部分的示例。

图2示出了根据本发明的实施例中的半导体器件的一部分的示例。

图3示出了根据本发明的实施例中的半导体器件的一部分的示例。

图4示出了根据本发明的实施例中的半导体器件的一部分的示例。