[发明专利]半导体装置的制造方法

说明书

本发明提供一种半导体装置的制造方法。该半导体装置的制造方法具有：第一绝缘膜形成工序，在该工序中，在具有由栅极覆盖呈鳍状隆起的源极和漏极的构造的晶体管上形成第一绝缘膜；牺牲膜形成工序，在该工序中，形成牺牲膜；硬掩模图案形成工序，在该工序中，形成具有所希望的图案的硬掩模膜；第一开口形成工序，在该工序中，形成第一开口；第二绝缘膜形成工序，在该工序中，在所述第一开口形成材料与所述第一绝缘膜不同的第二绝缘膜；第二开口形成工序，其在所述第二绝缘膜形成工序之后，通过去除所述牺牲膜，至少在将所述源极的局部与布线层电连接的位置或者将所述源极的局部所述漏极与布线层电连接的位置形成第二开口；以及接触插件形成工序，在该工序中，在所述第二开口形成接触插件。

技术领域

本发明涉及半导体装置的制造方法。

背景技术

以往，已知具有由栅极从左右这两个方向或者左右和上方这三个方向覆盖呈鳍状隆起的源极和漏极的构造的鳍式场效应晶体管(FinFET)。

在FinFET中，通过蚀刻在形成于源极和漏极之上的PMD(Pre Metal Dielectric：金属前介质)膜等绝缘膜的局部形成开口，在形成了开口的部分形成接触插件(contactPlug)，由此将源极和漏极与布线层电连接。然而，随着图案的微细化，而产生因曝光精度、分辨率所致的错位，有时难以在所希望的位置形成开口。

因此，使用名为自对准接触(SAC：Self-Aligned Contact)的方法，在形成PMD膜之前，使用材料与PMD膜不同的绝缘膜覆盖栅极，通过高选择比蚀刻，形成开口(例如，参见专利文献1)。

专利文献1：日本特开2014-531770号公报

然而，在上述方法中，在利用高选择比蚀刻形成开口时，有时覆盖栅极的绝缘膜的局部会被蚀刻。若像上述那样使覆盖栅极的绝缘膜的局部受到蚀刻，则在形成了开口的部分形成的接触插件与栅极两者的线间距离变短，因此在接触插件与栅极两者的线间会产生漏电流的增大或者短路。

因此，追求能够抑制漏电流、短路的半导体装置的制造方法。

发明内容

为了实现上述目的，本发明的一个方式所涉及的半导体装置的制造方法具有：第一绝缘膜形成工序，在该工序中，以覆盖晶体管的栅极的表面的至少局部的方式形成第一绝缘膜，所述晶体管具有由所述栅极覆盖呈鳍状隆起的源极和漏极的构造；牺牲膜形成工序，在该工序中，在所述第一绝缘膜之上形成牺牲膜；硬掩模图案形成工序，在该工序中，在所述牺牲膜之上形成具有所希望的图案的硬掩模膜；第一开口形成工序，在该工序中，通过将所述硬掩模膜作为蚀刻掩模，去除所述牺牲膜的局部，来形成第一开口；第二绝缘膜形成工序，在该工序中，在所述第一开口形成材料与所述第一绝缘膜不同的第二绝缘膜；第二开口形成工序，其在所述第二绝缘膜形成工序之后，通过去除所述牺牲膜，而至少在将所述源极的局部与布线层电连接的位置或者在将所述漏极与布线层电连接的位置形成第二开口；以及接触插件形成工序，在该工序中，在所述第二开口形成接触插件。

根据公开的半导体装置的制造方法，能够抑制漏电流、短路。

附图说明

图1是示出本实施方式的半导体装置的制造方法的一例的流程图。

图2是示出本实施方式的半导体装置的制造方法的一例的工序图(1)。

图3是示出本实施方式的半导体装置的制造方法的一例工序图(2)。

图4是示出本实施方式的半导体装置的制造方法的一例的工序图(3)。

图5是示出本实施方式的半导体装置的制造方法的一例的工序图(4)。

图6是示出本实施方式的半导体装置的制造方法的一例的工序图(5)。

图7是示出本实施方式的半导体装置的制造方法的一例的工序图(6)。