[发明专利]碳化硅半导体器件及其制造方法

说明书

技术领域

本发明涉及碳化硅半导体器件及其制造方法。

本申请要求于2015年9月24日提交的日本专利申请No.2015-186538的优先权，其全部内容在此通过引用并入本文。

背景技术

例如，WO 2012/049872(PTD 1)公开了具有RESURF(降低表面电场)层的半导体器件。该RESURF层包括围绕有源区的多个层。

引用列表

专利文献

PTD 1：WO 2012/049872

发明内容

根据本发明的一个实施例的一种碳化硅半导体器件包括碳化硅衬底，该碳化硅衬底具有第一主表面和与所述第一主表面相反地定位的第二主表面。碳化硅衬底包括与所述第一主表面接触并且具有第一导电类型的第一杂质区、位于所述第一杂质区中的第二杂质区，所述第二杂质区与所述第一主表面接触，并且具有不同于所述第一导电类型的第二导电类型、第三杂质区，所述第三杂质区具有所述第二导电类型并且连接到所述第二杂质区的底部、电场缓和区，所述电场缓和区具有所述第二导电类型、与所述第二杂质区相邻，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度，以及至少一个保护环区，所述保护环区具有所述第二导电类型、通过所述电场缓和区位于其间而与所述第二杂质区相反地定位并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。所述碳化硅半导体器件进一步包括：氧化膜，所述氧化膜位于所述碳化硅衬底的所述第一主表面上且具有暴露所述第二杂质区的开口、第一电极，所述第一电极通过所述开口电连接到所述第二杂质区；以及第二电极，所述第二电极电连接到所述碳化硅衬底的第二主表面。

根据本发明的一个实施例的一种制造碳化硅半导体器件的方法包括制备碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反地定位的第二主表面。所述碳化硅衬底包括与所述第一主表面接触并且具有第一导电类型的第一杂质区。该制造碳化硅半导体器件的方法进一步包括在所述第一杂质区中，通过离子注入，形成第二杂质区、第三杂质区、电场缓和区和至少一个保护环区，每一区域具有不同于所述第一导电类型的第二导电类型。所述第二杂质区位于所述第一杂质区中并且与所述第一主表面接触。所述第三杂质区连接到所述第二杂质区的底部。所述电场缓和区与所述第二杂质区相邻，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。至少一个保护环区通过所述电场缓和区位于其间而与所述第二杂质区相反地定位并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。该制造碳化硅半导体器件的方法进一步包括通过所述碳化硅衬底的热氧化，在所述碳化硅衬底的所述第一主表面上形成氧化膜、在所述氧化膜中形成开口以便暴露所述第二杂质区、形成通过开口，电连接到所述第二杂质区的第一电极；以及形成电连接到所述碳化硅衬底的第二主表面的第二电极。

附图说明

图1是根据本发明一个实施例的碳化硅半导体器件的示意性平面图。

图2是沿图1中的线II-II，根据本发明的实施例的碳化硅半导体器件1的示意性截面图。

图3是示出根据本发明的一个实施例的碳化硅半导体器件的耐受能力的改进的示意图。

图4是示出碳化硅半导体器件的一个结构示例的截面图。

图5是示出制造根据该实施例的碳化硅半导体器件的方法的流程图。

图6是用于示出碳化硅单晶衬底制备步骤的碳化硅衬底的截面图。

图7是用于示出杂质区形成步骤的碳化硅衬底的截面图。

图8是用于示出绝缘膜形成步骤和接触区形成步骤的碳化硅衬底的截面图。

图9是用于示出元件区的中央部分的每一单元的配置的示例的碳化硅衬底的截面图。

图10是示出元件区中的每个单元的配置的另一示例的图。

图11是示出根据该实施例的碳化硅半导体器件的另一示例的截面图。

具体实施方式

[本公开要解决的问题]

近年来，为了在高温环境下实现半导体器件的高击穿电压、低损耗和利用，已经越来越多地采用碳化硅(SiC)作为形成半导体器件的材料。为了实现半导体器件的高击穿电压，除了用于半导体器件的材料之外，还对半导体器件的结构进行了研究。为了实现高击穿电压，半导体器件的终端区中的电场缓和结构很重要。

就提高可靠性而言，需要增加功率器件的耐受能力，诸如耐雪崩。本公开的目的是提供能够实现提高的耐受能力的碳化硅半导体器件及其制造方法。

[本公开的效果]

根据本公开，可以提供能够实现提高的耐受能力的碳化硅半导体器件及其制造方法。