[发明专利]用于3D存储器器件中的垂直晶体管的均匀阈值电压的外延源极区

说明书

在衬底之上形成绝缘层和牺牲材料层的交替堆叠体。穿过交替堆叠体形成存储器堆叠体结构。形成背侧沟槽，并且用导电层替换牺牲材料层。在沟槽中形成绝缘间隔体之后，从背侧沟槽下面的半导体部分生长外延基座结构。通过在外延生长期间和/或之后将掺杂剂引入到外延基座结构和下面的半导体部分中来形成源极区。可替代地，可以与形成存储器开口同时地形成背侧沟槽。可以与在每个存储器开口的底部处形成外延沟道部分同时地形成外延基座结构。在背侧沟槽中形成并后续移除虚设沟槽填充结构之后，通过将掺杂剂引入到外延基座结构中来形成源极区。

相关申请的交叉引用

本申请要求于2015年9月28日提交的申请号为14/867,351的美国申请的优先权，其公开通过引用以其整体并入本文。

技术领域

本公开总体上涉及半导体器件的领域，并且具体地涉及三维存储器结构，诸如垂直NAND串和其他三维器件，以及其制造方法。

背景技术

在T.Endoh等人发表于IEDM Proc.(2001)33-36的、题为“Novel Ultra HighDensity Memory With A Stacked-Surrounding Gate Transistor(S-SGT)StructuredCell”的文章中公开了具有每单元一位的三维垂直NAND串。

发明内容

根据本公开的方面，提供了三维存储器器件，其包括绝缘层和导电层的交替堆叠体，且所述交替堆叠体位于衬底之上；存储器堆叠体结构延伸穿过交替堆叠体；以及源极区，源极区包括位于衬底中的衬底源极部分，以及在衬底源极部分的上面且与之外延对准的外延基座源极部分。

根据本公开的另一方面，提供了制造三维存储器器件的方法。在衬底的单晶半导体材料部分之上形成包括绝缘层和牺牲材料层的交替堆叠体。形成延伸穿过交替堆叠体的存储器堆叠体结构。穿过交替堆叠体形成背侧沟槽。单晶半导体材料部分的顶表面在背侧沟槽的底部物理暴露。外延基座结构形成在单晶半导体材料部分的顶表面上，且与单晶半导体材料部分外延对准。通过掺杂外延基座结构和单晶半导体材料部分的在外延基座结构下面的表面区域来形成源极区。掺杂的步骤发生在形成外延基座结构的步骤期间，在形成外延基座结构的步骤之后，或在形成外延基座结构的步骤期间和形成外延基座结构的步骤之后。

附图说明

图1是根据本公开的第一实施例的在形成绝缘层和牺牲材料层的交替堆叠体和延伸穿过交替堆叠体的存储器开口之后的第一示例性结构的垂直截面图。

图2A-2H是根据本公开的第一实施例的在用来形成存储器堆叠体结构的各种工艺步骤期间的第一示例性结构内的存储器开口的顺序垂直截面图。

图3是根据本公开的第一实施例的在形成存储器堆叠体结构之后的第一示例性结构的垂直截面图。

图4是根据本公开的第一实施例的在形成阶梯表面和反向阶梯电介质材料部分的组之后的第一示例性结构的垂直截面图。

图5是根据本公开的第一实施例的在形成电介质柱结构之后的第一示例性结构的垂直截面图。

图6A是根据本公开的第一实施例的在形成背侧沟槽之后的第一示例性结构的垂直截面图。

图6B是图6A的第一示例性结构的透视俯视图。垂直平面A-A’是图6A的垂直截面图的平面。

图7是根据本公开的第一实施例的在形成背侧凹陷之后的第一示例性结构的垂直截面图。

图8是根据本公开的第一实施例的在背侧凹陷和背侧沟槽中沉积导电材料之后的第一示例性结构的垂直截面图。

图9是根据本公开的第一实施例的在从背侧沟槽移除导电材料之后的第一示例性结构的垂直截面图。

图10是根据本公开的第一实施例的在形成绝缘间隔体之后的第一示例性结构的垂直截面图。