[发明专利]接触电阻减小

说明书

本文描述的各种实现方式针对用于减小接触电阻的系统和方法。在一种实现方式中，一种方法可以包括分析集成电路的单元的操作条件。所述方法可以包括选择性地标记沿着集成电路的关键路径具有时序退化的单元的实例。所述方法可以包括降低用于选择性标记的具有时序退化的单元的实例的接触电阻。

技术领域

本技术总体上涉及用于减小电路中的接触电阻的方法。

背景技术

通常，电子设计者采用各种技术来设计集成电路，比如，物理芯片和/或物理层。在某些情况下，在设计过程期间设计者可能会发现可能需要改进的显示性能缺陷的区域。有时，设计者可能会尝试使用修改标准单元的手动技术来克服性能缺陷。然而，由于被手动接近，常规技术可能效率低下且麻烦。此外，这些常规技术可能不基于分析数据，因此可能无效。

附图说明

在附图中通过示例的方式图示了这些技术，在附图中：

图1示出了用于减小物理设计中的接触电阻的标记单元的图；

图2至9示出了用于减小物理设计中的接触电阻的方法的图；

图10示出了用于减小物理设计中的接触电阻的方法的处理流程；以及

图11示出了用于减小物理设计中的接触电阻的系统的图。

具体实施方式

本文描述的各种实现方式涉及并针对集成电路设计的物理设计步骤中的接触电阻减小。例如，可以修改和/或减小各种类型的电路组件(例如，单元，标准单元，晶体管等)的接触电阻以改善物理设计中的电路性能，这可以在制造设施中实施。在这种情况下，物理设计中的接触电阻减小可能涉及选择性地标记以较低电阻制造的单元，从而以增加的泄漏的可能成本提供更高的速度。在一些情况下，具有较宽的源极/漏极(S/D)接触的单元可能会以增加的泄漏提供较高的速度，因此降低接触电阻的一种技术可能是增加接触的面积。在这个例子中，横向生长接触可能会降低电阻并增加单元的速度。在其他情况下，具有较宽的通孔的单元可能会以增大的泄漏提供更高的速度，因此减小接触电阻的另一种技术可能是增加通孔的面积。在这个例子中，通孔的生长区域可以降低电阻并提高单元的速度。当在集成电路中实施时，这些技术可以提高电路组件(例如，单元，标准单元，晶体管等)的性能。

因此，现在这里将参照图1至图11更详细地描述用于减小物理设计中的接触电阻的系统和方法的各种实现方式。

图1示出了根据本文描述的各种实现方式的用于减小物理设计中的接触电阻的标记单元的图。

参照图1，示出了集成电路的标准单元布局100，其具有单元102的第一实例和单元104的第二实例。标准布局100包括金属互连112，其可用于将单元102、104的实例电连接到集成电路的其他电路。标准布局100可以包括用于单元112、114的第一和第二实例中的每一个的P掺杂的Si区域114和N掺杂的Si区域116。标准布局100还可以包括接近单元112、114的第一和第二实例中的每一个的栅极区域118。第一单元和第二单元102、104可以被称为器件、晶体管或者有源或无源的某些其他相关电路组件。

在物理设计中，可以分析集成电路的单元102、104的第一和第二实例的操作条件。在一些情况下，单元102、104的第一和第二实例中的一个或更多个可沿着集成电路的一个或更多个路径(包括，例如，关键路径)具有时序退化(timing degradation)。在这种情况下，如图1所示，例如，单元102的第一实例可能具有时序退化，并且可能选择性地用选择性标记110标记。因此，对于具有时序退化的选择性标记的单元102的第一实例，可以降低接触电阻。下文将更详细地描述与降低选择性标记的单元的接触电阻有关的各种技术。