[发明专利]高速可编程时钟分频器

说明书

用于以可编程分频比(N)对输入时钟信号(CLKin)进行分频的系统和方法可以产生输出时钟信号(CLKdiv)，其中从输入时钟信号到输出时钟信号的延迟独立于分频比(N)的值，并且输出时钟信号的占空比为50％，这个50％的占空比独立于分频比的值。示例可编程时钟分频器(45)包括产生对分频比的模进行计数的计数信号(Count)的模N计数器(220)、以及产生公共半速率时钟信号(HRCLKcom)、偶数半速率时钟信号(HRCLKeven)和奇数半速率时钟信号(HRCLKodd)的半速率时钟信号发生器(230)，这些半速率时钟信号以输出时钟信号的速率的一半(CLKdiv的1/2)进行反转。公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号被组合以产生输出时钟信号。

技术领域

本发明涉及电子电路，并且更具体地涉及可编程时钟分频器。

背景技术

可编程时钟分频器接收处于输入频率的输入时钟信号，并且产生处于输出频率的输出时钟信号，输入频率与输出频率之比由可编程分频比来设置。可编程时钟分频器用在很多电子设备中。例如，可编程时钟分频器可以用于实现处理器与显示设备之间的显示串行接口(DSI)链路的多个操作频率。DSI是移动行业处理器接口(MIPI)联盟建立的接口标准。例如，取决于显示器的特性，DSI链路可以以很多不同的频率进行操作，其中时钟信号以由可编程时钟分频器产生的不同频率进行反转。

图1是包括可编程时钟分频器的电子系统的框图。该系统包括DSI接口20。DSI接口20耦合到DSI信号，用于与显示设备10通信。DSI接口20可以接收数据信号并且根据DSI规范对用于通信的信号进行格式化。DSI接口20接收时钟信号(CLKdiv)以用于在执行其功能时使用。

可编程时钟分频器45接收输入时钟信号(CLKin)并且产生输出时钟信号(CLKdiv)。可编程时钟分频器45接收分频比信号(N)，分频比信号(N)指示输入时钟信号的频率与输出时钟信号的频率之比。

图1的系统还包括SoC块90。SoC块90提供电子系统的其他功能。SoC块90可以向DSI接口20提供数据。SoC块90还可以向可编程时钟分频器45提供分频比信号和输入时钟信号。

由DSI接口20使用的时钟信号可以在很宽的频率范围(例如2.5GHz至80MHz)内进行反转。能够以如此高的频率进行操作的可编程时钟分频器可能难以实现。另外，当可编程时钟分频器45的从输入时钟信号到输出时钟信号的延迟是恒定时，系统可以得到改进。例如，SoC模块90可以使用提供给可编程时钟分频器45的输入时钟信号对某些操作进行钟控。可编程时钟分频器45的延迟影响SoC模块90与DSI接口20之间的数据信号的时序。因此，可编程时钟分频器45的恒定延迟可以允许系统以高频操作。另外，当所使用的时钟信号的占空比接近50％时，DSI接口20中的电路的功能可以得到改进。当分频比为奇数时，提供50％的占空比输出时钟信号更为困难。因此，提供能够产生占空比为50％的输出时钟信号、具有延迟恒定并且以高频操作的可编程时钟分频器是有价值的。

很多其他系统使用可编程时钟分频器并且可能具有类似的要求。

发明内容

在一个方面，提供了一种可编程时钟分频器，用于接收输入频率处的输入时钟信号并且产生输出频率处的输出时钟信号，输入频率与输出频率之比由可编程分频比来设置。可编程时钟分频器包括：被配置为产生对分频比的模进行计数的计数信号的模N计数器；被配置为产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号的半速率时钟信号发生器，这些半速率时钟信号以输出时钟信号的速率的一半进行反转；具有耦合到公共半速率时钟信号和偶数半速率时钟信号的输入以及驱动偶数时钟信号的输出的第一异或门；具有耦合到公共半速率时钟信号和奇数半速率时钟信号的输入以及驱动偶数时钟信号的输出的第二异或门；以及被配置为通过在分频比为偶数时选择偶数时钟信号并且在分频比为奇数时选择奇数时钟信号来产生输出时钟信号的选择器。