[发明专利]用于根据数据电压电平缓冲数据的反比电压延迟缓冲器

说明书

本发明揭示用于根据数据电压电平缓冲数据(102)的反比电压延迟缓冲器(100)。在一个方面中，反比电压延迟缓冲器(100)经配置以缓冲数据信号(102)达与所述数据信号的电压电平成反比的时间量。所述反比电压延迟缓冲器包含反相电路(104)及通路电路(106)。所述反相电路经配置以生成控制信号(108)，所述控制信号为与所述数据信号相反的逻辑。明显地，所述控制信号以与所述数据信号的所述电压电平成比例的速率跃迁。所述通路电路(106)经配置以在所述数据信号及所述控制信号具有相同逻辑状态时生成所述数据信号之弱逻辑状态。所述通路电路经配置以在数据输入及所述控制信号具有相反逻辑状态时生成所述数据信号的强逻辑状态。

优先权申请案

本申请案主张在2015年9月24日提出申请且标题为“用于根据数据电压电平缓冲数据的反比电压延迟缓冲器(INVERSELY PROPORTIONAL VOLTAGE-DELAY BUFFERS FORBUFFERING DATA ACCORDING TO DATA VOLTAGE LEVELS)”的序号为14/863,710的美国专利申请案的优先权，所述美国专利申请案的内容以全文引用的方式并入本文中。

技术领域

本发明的技术大体来说涉及数据缓冲器，且特定来说涉及此些数据缓冲器的缓冲时间。

背景技术

设计有数字逻辑的集成电路(IC)包含借以可发射数据的多个逻辑路径。每一逻辑路径具有对应延迟，使得在延迟之后在既定目的地处接收经由特定逻辑路径发射的数据。对应于特定逻辑路径的总延迟可包含至少两种类型延迟，电阻器-电容器(RC)延迟及栅极延迟。RC延迟归因于例如借以发射数据的导线的逻辑路径内的金属组件的电阻及电容性质。显著地，逻辑路径的RC延迟跨越所发射数据的多个电压电平保持恒定，这是因为逻辑路径的电阻及电容性质不随电压的变化而改变。另外，逻辑路径的栅极延迟基于逻辑路径内的逻辑门的数目，以及每一逻辑门的切换速度。因此，逻辑路径的栅极延迟可在逻辑门由于较低输入电压而更缓慢切换的情况下增加，且可在逻辑门由于较高输入电压更快速切换的情况下减少。

显著地，IC内的每一逻辑路径可具有受逻辑路径的延迟影响的相关联时序目标。举例来说，逻辑路径的延迟可致使数据在时序上过早到达目的地，因此在IC中产生逻辑误差。逻辑路径的时序可经变更以有助于逻辑路径及IC实现相关联时序目标以便避免逻辑误差。变更逻辑路径的时序的一种方式为通过将缓冲器插入到逻辑路径中使得缓冲器提供额外延迟。举例来说，如果逻辑路径具有致使数据过早一定数目个时钟周期到达目的地的争用情况，那么可将一或多个缓冲器插入到逻辑路径中使得将数据在所要时间提供到目的地。

尽管将缓冲器插入至逻辑路径中可允许逻辑路径在所提供数据具有特定电压时实现时序目标，但逻辑路径可能在以其它电压提供数据时未能实现时序目标。举例来说，较高电压下的逻辑路径的延迟可主要归因于RC延迟。上述情形由于较高电压致使逻辑路径内的逻辑门更快速切换而为真，因此减少与逻辑路径相关联的栅极延迟。替代地，较低电压下的逻辑路径的延迟可主要归因于栅极延迟。上述情形由于较低电压致使逻辑路径内的逻辑门更缓慢切换而为真，因此增加与逻辑路径相关联的栅极延迟。因此，由于逻辑路径的延迟可跨越较高及较低电压而变化，插入用以在一个电压下实现时序目标的缓冲器不能在另一电压下实现时序目标。因此，采用可用于跨越多个电压电平实现IC中的逻辑路径的时序目标的缓冲器将为有利的。

发明内容