[发明专利]用于在经暴露高速缓冲存储器停止运作时有效的时钟调整的方法及设备

权利要求书

1.一种处理器，其包括：

寄存器堆，其具有寄存器；

管线，其中在检测到引发末级高速缓冲存储器未命中的加载指令之后，同时在所述管线中不存在引发另一末级高速缓冲存储器未命中的其它未完成加载指令时，所述管线将所述加载指令的标识符存储在所述寄存器中且在所述寄存器中设定字段以指示所述寄存器的内容有效；及

状态机，其耦合到所述寄存器堆及所述管线，其中所述状态机响应于所述管线将所述标识符存储在所述寄存器中而从初始状态转变到第一状态，所述状态机响应于所述加载指令为所述管线中的最旧加载指令而从所述第一状态转变到第二状态，且响应于所述处理器自从所述状态机转变到所述第二状态以来操作历经M个连续处理器时钟循环，所述状态机从所述第二状态转变到低频状态，其中M为整数；

其中所述处理器在所述状态机处于所述初始、第一或第二状态时在第一时钟频率下操作，且在所述状态机处于所述低频状态时在第二时钟频率下操作，其中所述第一时钟频率比所述第二时钟频率高。

2.根据权利要求1所述的处理器，其中响应于针对所述加载指令的存储器返回或管线清空，所述状态机从所述低频状态转变到所述初始状态。

3.根据权利要求1所述的处理器，其中响应于针对所述加载指令的存储器返回、管线清空或所述处理器自从所述状态机从所述初始状态转变到所述第一状态以来操作历经N1个处理器时钟循环，所述状态机从所述第一状态转变到所述初始状态，其中N1为整数。

4.根据权利要求1所述的处理器，其中响应于针对所述加载指令的存储器返回、管线清空或所述处理器自从所述状态机转变到所述第二状态以来操作历经N2个处理器时钟循环，所述状态机从所述第二状态转变到所述初始状态，其中N2为整数。

5.根据权利要求4所述的处理器，其中响应于针对所述加载指令的存储器返回、管线清空或所述处理器自从所述状态机从所述初始状态转变到所述第一状态以来操作历经N1个处理器时钟循环，所述状态机从所述第一状态转变到所述初始状态，其中N1为整数。

6.根据权利要求1所述的处理器，其中所述管线在所述状态机返回到所述初始状态时设定所述字段以指示所述寄存器的所述内容无效。

7.根据权利要求6所述的处理器，其中倘若在存储所述标识符之前，所述字段指示所述寄存器的所述内容无效，那么所述管线将所述加载指令的所述标识符存储在所述寄存器中。

8.根据权利要求1所述的处理器，所述寄存器堆包括至少一个未命中状态处置寄存器，

其中倘若所述至少一个未命中状态处置寄存器具有无效内容，那么所述管线将所述加载指令的所述标识符存储在所述寄存器中。

9.根据权利要求1所述的处理器，所述寄存器堆包括具有初始值的高速缓冲存储器未命中返回计数器，

其中所述管线针对每一高速缓冲存储器未命中递增所述高速缓冲存储器未命中返回计数器，且针对每一存储器返回递减所述高速缓冲存储器未命中返回计数器；

其中倘若所述高速缓冲存储器未命中返回计数器具有所述初始值，那么所述管线将所述加载指令的所述标识符存储在所述寄存器中。