[发明专利]集成电路晶粒构件的电容性耦合

权利要求书

1.一种耦合微电子构件的方法，其包括：

选择集成电路晶粒，每一个集成电路晶粒包括底部填充层以及于所述底部填充层的表面下暴露的至少一个导电区域；

所述底部填充层的所述表面与所述至少一个导电区域之间形成超薄介电质层以形成光滑平坦的接合表面；以及

将所述集成电路晶粒耦合成堆叠件，以形成电容性介面，所述电容性介面包括所述超薄介电质层以及在所述超薄介电质层的相对侧上的两个集成电路晶粒的相应导电区域。

2.如权利要求1所述的方法，其中所述超薄介电质层的厚度介于2至50纳米之间。

3.如权利要求1所述的方法，其中所述超薄介电质层的厚度系小于2纳米。

4.如权利要求1所述的方法，其中所述介电质包括氧化硅。

5.如权利要求1所述的方法，其中所述介电质从下列所组成的群组中所选出的：二氧化硅、一氧化硅、三氧化硅、氧化铝、氧化铪、高κ的离子性金属氧化物、混合的氧-电浆生长的金属氧化物和烷基磷酸的自组装单层(SAM)、聚合物膜以及离子性金属氧化物膜。

6.如权利要求5所述的方法，其中形成所述超薄介电质层包括以原子层沉积的氧化铪，而所述超薄介电质层的厚度精确控制到下至1至2纳米。

7.如权利要求5所述的方法，其中形成所述超薄介电质层包括产生具有厚度5至6纳米和每单位面积电容值500至800nF/cm²的金属氧化物与烷基磷酸自组装单层(SAM)的层。

8.如权利要求1所述的方法：

施加一蚀刻停止层或研磨-抛光停止层的涂层到所述接合表面中的所述至少一个接合表面；

形成所述超薄介电质层于所述接合表面中的所述至少一个接合表面上；以及

对所述超薄介电质层进行蚀刻或研磨，其中所述蚀刻停止层或研磨-抛光停止层精确地控制所述超薄介电质层的厚度，并保护底层结构不会受到蚀刻或研磨。

9.如权利要求8所述的方法，其中所述蚀刻停止层从下列所组成的群组中所选出的：二氧化硅的蚀刻停止层、硼的蚀刻停止层、氧化铝的蚀刻停止层、多晶硅的蚀刻停止层、氧化钛的蚀刻停止层以及氮化硅的蚀刻停止层。

10.如权利要求1所述的方法，其进一步包括：在所述集成电路晶粒中的至少一个集成电路晶粒的所述接合表面的至少一个接合表面上形成多层的超薄介电质，所述多层包括小于50纳米的厚度。

11.如权利要求10所述的方法，其中所述多层包括至少氧化硅的层和非氧化硅的高κ的介电质的层。

12.如权利要求10所述的方法，其中所述多层的超薄介电质不对称于所述多层的平行中央平面，所述不对称包括所述多层的所述平行中央平面的任一侧上的一个或多个层的数目、排列、厚度或组合物的差异。

13.如权利要求1所述的方法，其中，所述集成电路晶粒中的至少一个集成电路晶粒的所述接合表面的至少一个接合表面上的所述超薄介电质层包括能够将所述集成电路晶粒彼此粘合的层。

14.如权利要求1所述的方法，其中将所述两个集成电路晶粒耦合成堆叠件是包括以机械的方式于所述堆叠件的边缘处将所述两个集成电路晶粒固定在一起。

15.如权利要求1所述的方法，其进一步包括将电功率和电接地连结定位在所述两个集成电路晶粒之间的所述堆叠件的边缘处。