[发明专利]用于可编程结构层级结构和高速缓存的指令和逻辑

说明书

在一个实施例中，一种处理器包括：第一核，用于执行指令；以及可编程结构，具有包括第一可编程结构层和第二可编程结构层的层级结构布置。所述可编程结构可以包括用于以下操作的结构接口控制器：从所述第一核接收第一可编程结构控制指令；并且响应于所述第一可编程结构控制指令而使所述第一可编程结构层的第一可编程结构单元对第一输入数据执行操作。描述并要求保护了其他实施例。

技术领域

本公开涉及处理逻辑、微处理器以及相关联的指令集架构领域，当由处理器或其他处理逻辑执行该指令集架构时，该指令集架构执行逻辑、数学或其他功能性操作。

背景技术

多处理器系统正变得越来越普遍。多处理器系统的应用包括动态域分区一直延续到桌面计算。为了利用多处理器系统，可以将有待执行的代码分成多个线程以供由各种处理实体执行。可以彼此并行地执行每个线程。此外，为了增大处理实体的实用性，可以采用乱序执行。乱序执行可以在到指令的输入变得可用时执行这种指令。因此，可以在较早出现于代码序列中的指令之前执行稍后出现于代码序列中的指令。处理器系统可以与外部协处理器、数字信号处理器、和诸如图形处理单元等专用处理单元以及现场可编程序门阵列进行通信。处理器系统可以通过外部总线与这些元件通信。

附图简述

图1A是根据本公开的实施例的示例性计算机系统的框图，该计算机系统被形成为具有可以包括用于执行指令的执行单元的处理器；

图1B示出了根据本公开的实施例的数据处理系统；

图1C示出了用于执行文本串比较操作的数据处理系统的其他实施例；

图2是根据本公开的实施例的处理器的微架构的框图，处理器可以包括用于执行指令的逻辑电路；

图3A示出了根据本公开的实施例的多媒体寄存器中的各种紧缩数据类型表示；

图3B示出了根据本公开的实施例的可能的寄存器内数据存储格式；

图3C示出了根据本公开的实施例的多媒体寄存器中的各种有符号和无符号紧缩数据类型表示；

图3D示出了操作编码格式的实施例；

图3E示出了根据本公开的实施例的具有四十位或更多位的另一可能的操作编码格式；

图3F示出了根据本公开的实施例的又一可能的操作编码格式；

图4A是示出根据本公开的实施例的有序流水线以及寄存器重命名级、乱序发布/执行流水线的框图；

图4B是示出根据本公开的实施例的、要被包括在处理器中的有序架构核以及寄存器重命名逻辑、乱序发布/执行逻辑的框图；

图5A是根据本公开的实施例的处理器的框图；

图5B是根据本公开的实施例的核的示例实现的框图；

图6是根据本公开的实施例的系统的框图；

图7是根据本公开的实施例的第二系统的框图；

图8是根据本公开的实施例的第三系统的框图；

图9是根据本公开的实施例的芯片上系统的框图；

图10示出了根据本公开的实施例的处理器，包括中央处理单元和图形处理单元，该处理器可执行至少一条指令；

图11是示出根据本公开的实施例的IP核开发的框图；

图12示出了根据本公开的实施例的不同类型的处理器可以如何仿真第一类型的指令；

图13示出了根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；