[发明专利]使用差分相位混频器提供信号的设备及方法

说明书

根据一个实施例，描述一种设备。所述设备包括第一相位混频器电路，所述第一相位混频器电路经配置以接收第一信号及第二信号且提供具有在所述第一信号的相位与时钟信号的相位之间的相位的第一中间信号。所述设备进一步包括第二相位混频器电路，所述第二相位混频器电路经配置以接收所述第一信号的补数及所述第二信号的补数，且提供具有在所述第一信号的所述补数的相位与所述第二信号的所述补数的相位之间的相位的第二中间信号，其中所述第二中间信号在节点处与所述第一中间信号组合以提供输出信号。

背景技术

典型相位混频器电路接收具有不同相位的两个周期性信号且产生具有在两个输入信号的相位之间的相位的输出周期性信号。相位混频器电路常见于许多存储器装置中，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等。此些装置通常包含单相混频器电路。许多传统相位混频器电路包含具有多个并联反相逻辑门(“反相器”)的单级。相位混频器电路将周期性信号中的每一者路由到多个并联反相器。可基于控制信号选择性地激活或去激活并联反相器。通过选择性地激活一些并联反相器，可相对于彼此加权周期性信号。在加权周期性信号之后，可使其内插(例如，组合)以产生具有在周期性信号的相位之间的相位的输出信号。

发明内容

根据一个实施例，揭示一种设备。所述设备包括：第一相位混频器电路，其经配置以接收第一信号及第二信号且提供具有在所述第一信号的相位与时钟信号的相位之间的相位的第一中间信号；及第二相位混频器电路，其经配置以接收所述第一信号的补数及所述第二信号的补数，且提供具有在所述第一信号的所述补数的相位与所述第二信号的所述补数的相位之间的相位的第二中间信号，其中所述第二中间信号在节点处与所述第一中间信号组合以提供输出信号。

附图说明

图1A是根据本发明的实施例的相位内插电路的功能框图。

图1B是根据本发明的实施例的相位内插电路的功能框图。

图2是根据本发明的实施例的相位内插电路的功能框图。

图3是根据本发明的实施例的实例差分相位混频器电路。

图4是根据本发明的实施例的实例差分相位混频器电路。

图5是根据本发明的实施例的描绘包含差分相位混频器的设备的存储器的框图。

具体实施方式

下文阐述某些细节以充分理解本发明的实施例。然而，所属领域的技术人员将清楚，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例是以实例方式提供且不应用以将本发明的范围限于这些特定实施例。在其它实例中，未详细展示熟知电路、控制信号、时序协议及软件操作以免不必要地模糊本发明。

许多传统单级相位混频器存在多个缺点。首先，其受占空比变化的影响。例如，在传统单级相位混频器中，相位混频器电路不同地影响周期性信号的上升沿及下降沿。这可能导致在输入信号与输出信号之间出现显著的占空比变化。占空比变化可能负面地影响存储器装置的性能。例如，在双倍数据速率存储器装置中，与50％占空比有明显偏差可能减少用于执行存储器操作的可用数据眼。对于3ns的时钟周期，一些传统相位混频器电路可能经历占空比变化多达10ps到20ps。另外，传统单级相位混频器可能经历步长的非线性。即，由使用传统单级相位混频器的延迟电路中的每一步施加的延迟量是不均匀的，从而导致逐步的延迟量不同。例如，步长的非线性可能负面地影响存储器装置的操作。本文中揭示包含差分相位混频器电路的电路的各种实施例，所述电路实现输入信号相位混频，且减小占空比变化及增大步长线性度，而基本不增加功耗或输入/输出延迟时间。