[发明专利]用于获得数据列的指令和逻辑

说明书

处理器包括：用来解码指令的前端；临时目的地；以及分配器，用来将指令指派给执行单元来执行指令以将选择的数据列置于目的地寄存器中。执行单元包括：元素计数器；用来基于元素计数从索引向量确定索引的逻辑；用来计算数据的地址的逻辑；要加载到临时目的地的行；以及数据处理单元，用来将临时目的地的部分拷贝到目标寄存器的元素中。

技术领域

本公开涉及处理逻辑、微处理器以及关联的指令集架构的领域，指令集架构当由处理器或其它处理逻辑执行时执行逻辑、数学或其它功能操作。

背景技术

微处理器系统正变得越来越普遍。多处理器系统的应用包含动态域分区，一直到桌面计算。为了利用多处理器系统，要执行的代码可被分成多个线程以便由各种处理实体执行。每个线程可彼此并行执行。指令如它们在处理器上被接收的那样可被解码成本地的或更加本地的项或指令字以用于在处理器上执行。处理器可以在片上系统中被实现。多处理器系统的应用包含向量的并行处理。向量处理可在多媒体应用中被使用。这些应用可包含图像和音频。

附图说明

在附图的图中作为示例而非限制示出了实施例：

图1A是按照本公开的实施例用可包含执行指令的执行单元的处理器形成的示范计算机系统的框图；

图1B示出了按照本公开的实施例的数据处理系统；

图1C示出了用于执行文本串比较操作的数据处理系统的其它实施例；

图2是按照本公开的实施例可包含执行指令的逻辑电路的处理器的微架构的框图；

图3A示出了按照本公开的实施例的多媒体寄存器中的各种打包（packed）数据类型表示；

图3B示出了按照本公开的实施例的可能寄存器中的数据存储格式；

图3C示出了按照本公开的实施例的多媒体寄存器中的各种有符号和无符号的打包数据类型表示；

图3D示出了操作编码格式的实施例；

图3E示出了按照本公开的实施例的具有40位或更多位的另一可能操作编码格式；

图3F示出了按照本公开的实施例的又一可能操作编码格式；

图4A是示出按照本公开实施例的有序流水线和寄存器重命名阶段、无序发布/执行流水线的框图；

图4B是示出按照本公开实施例的要包含在处理器中的有序架构核以及寄存器重命名逻辑、无序发布/执行逻辑的框图；

图5A是按照本公开实施例的处理器的框图；

图5B是按照本公开实施例的核的示例实现的框图；

图6是按照本公开实施例的系统的框图；

图7是按照本公开实施例的第二系统的框图；

图8是按照本公开实施例的第三系统的框图；

图9是按照本公开实施例的片上系统的框图；

图10示出了按照本公开的实施例的可执行至少一个指令的含有中央处理单元和图形处理单元的处理器；

图11是示出按照本公开实施例的开发IP核的框图；

图12示出根据本公开的实施例的可如何由不同类型的处理器仿真第一类型的指令；

图13示出根据本公开的实施例的对比将源指令集中的二进制指令转换成目标指令集中二进制指令的软件指令转换器的使用的框图；

图14是根据本公开的实施例的处理器的指令集架构的框图；