[发明专利]浮点(FP)加法低指令功能单元

权利要求书

1.一种处理器，其包括：

寄存器，其中，所述寄存器用于存储第一浮点FP值和第二浮点FP值；以及

解码器，其用于：

接收来自应用的要执行ADD低运算的请求；并且

对所述请求进行解码；

ADD低功能单元，其用于响应于所述请求：

将所述第一浮点FP值与所述第二浮点FP值相加以获得第一和值；

对所述第一和值进行舍入以生成ADD值；

将所述第一浮点FP值与所述第二浮点FP值相加以获得第二和值；并且

将所述第二和值减去所述ADD值以生成ADD低值。

2.根据权利要求1所述的处理器，其中：

所述第一浮点FP值包括第一尾数和第一指数，以及

所述第二浮点FP值包括第二尾数和第二指数。

3.根据权利要求2所述的处理器，其中：

将所述第一浮点FP值加到所述第二浮点FP值以获得所述第一和值还包括将所述第一尾数加到所述第二尾数以获得所述第一和值的第四尾数；以及

将所述第一浮点FP值加到所述第二浮点FP值以获得所述第二和值还包括将所述第一尾数加到所述第二尾数以获得所述第二和值的第五尾数。

4.根据权利要求2所述的处理器，其中，所述ADD低功能单元还用于使所述第一尾数或所述第二尾数的一个或多个比特移位以对齐所述第一尾数或所述第二尾数，以做加法来获得所述第一和值，以做加法来获得所述第二和值，或者以做减法来生成所述ADD低值。

5.根据权利要求1所述的处理器，其中，所述ADD低功能单元包括：

加法器算术逻辑单元ALU，其用于做加法来获得所述第一和值并且用于做加法来获得所述第二和值；

舍入器加法器算术逻辑单元ALU，其用于执行所述ADD值的舍入；以及

减法器加法器算术逻辑单元ALU，其用于执行所述ADD低值的减法。

6.根据权利要求1所述的处理器，其中，所述ADD低功能单元包括一个或多个浮点单元FPU，以做加法来获得所述第一和值，以舍入来生成所述ADD值，以做加法来获得所述第二和值，或者以做减法来生成所述ADD低值。

7.根据权利要求1所述的处理器，其中，所述ADD低功能单元还用于做加法来获得所述第二和值并且做减法来生成所述ADD低值作为单指令多数据SIMD运算。

8.根据权利要求1所述的处理器，其中，所述ADD低功能单元还用于做加法来获得所述第二和值并且做减法来生成所述ADD低值作为标量计算。

9.根据权利要求1所述的处理器，其中，所述ADD低值是单精度格式值。

10.根据权利要求1所述的处理器，其中，所述ADD低值是双精度格式值。

11.根据权利要求1所述的处理器，其中，所述ADD低功能单元还用于：

使所述ADD低值归一化以获得归一化ADD低值；并且

对所述归一化ADD低值进行舍入以获得舍入ADD低值。

12.一种浮点加法处理方法，其包括：

由ADD低功能单元将第一浮点FP值加到第二浮点FP值以获得第一和值；

由所述ADD低功能单元对所述第一和值进行舍入以生成ADD值；

由所述ADD低功能单元将所述第一浮点FP值加到所述第二浮点FP值以获得第二和值；以及

由所述ADD低功能单元将所述第二和值减去所述ADD值以生成ADD低值。

13.根据权利要求12所述的方法，其中，所述ADD值是比特串的第一部分并且所述ADD低值是所述比特串的第二部分。