[发明专利]用于数据解压缩的硬件装置和方法

说明书

描述了涉及数据解压缩的方法和装置。在一个实施例中，硬件处理器包括：核，用于执行线程并卸载用于包括文字代码、长度代码和距离代码的经编码经压缩数据流的解压缩线程；以及硬件解压缩加速器，用于执行所述解压缩线程以便：选择性地向第一电路提供所述经编码经压缩数据流以便将所述文字代码串行地解码成文字符号、将所述长度代码串行地解码成长度符号并且将所述距离代码串行地解码成距离符号，并且选择性地向第二电路提供所述经编码经压缩数据流以便从表中查找所述文字代码的所述文字符号、从所述表中查找所述长度代码的所述长度符号并且从所述表中查找所述距离代码的所述距离符号。

技术领域

本公开总体上涉及电子器件，并且更具体地，本公开的实施例涉及用于一种解压缩数据的硬件加速器。

背景技术

处理器或一组处理器执行来自例如指令集架构(ISA)等指令集的指令。指令集是计算机架构中与编程有关的一部分，并且通常包括本机数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(I/O)。应当注意的是，在本文中术语“指令”可以指宏指令(例如，提供给处理器以供执行的指令)或者指微指令(例如，由处理器解码器对宏指令进行解码而导致的指令)。

附图说明

本公开是通过示例的方式来说明的，并且不限于各个附图的图示，在附图中，相同的附图标记表示类似的元件，并且在附图中：

图1展示了根据本公开的实施例的具有硬件解压缩加速器的硬件处理器。

图2展示了根据本公开的实施例的硬件处理器和硬件解压缩加速器。

图3展示了根据本公开的实施例的解压缩加速器流水线。

图4A展示了根据本公开的实施例的双路解码器电路。

图4B展示了根据本公开的实施例的多路解码器电路。

图5展示了根据本公开的实施例的具有双路解码器电路的硬件解压缩加速器。

图6展示了根据本公开的实施例的用于串行地将代码解码成符号的电路。

图7展示了根据本公开的实施例的用于从表中确定文字代码的文字符号以及长度代码的长度符号的电路。

图8展示了根据本公开的实施例的用于从表中确定距离代码的距离符号的电路。

图9展示了根据本公开的实施例的文字符号对文字代码以及长度符号对长度代码的映射表的条目格式。

图10展示了根据本公开的实施例的距离符号对距离代码的映射表的条目格式。

图11展示了根据本公开的实施例的块结束(EOB)指示以及文字符号对文字代码、长度符号对长度代码、长度符号对255位长度代码、以及距离符号对距离代码的映射表的条目格式。

图12展示了根据本公开的实施例的用于从代码长度中获得下一个代码的电路。

图13展示了根据本公开的实施例的用于从表条目中的移位幅度字段中获得下一个代码的电路。

图14展示了根据本公开的实施例的硬件处理器核和硬件解压缩加速器。

图15展示了根据本公开的实施例的流程图。

图16A是框图，展示了根据本公开的实施例的示例性有序流水线以及示例性寄存器重命名、乱序发布/执行流水线两者。

图16B是框图，展示了根据本公开的实施例的待包括在处理器中的有序架构核的示例性实施例与示例性寄存器重命名、乱序发布/执行架构核两者。

图17A是根据本公开的实施例的单个处理器核连同其与管芯上互连网络的连接以及其二级(L2)高速缓存的本地子集的框图。