[发明专利]用于解决DRAM缺陷的系统，方法、以及计算机程序

说明书

本文公开了用于解决动态随机存取存储器(DRAM)缺陷的系统、方法和计算机程序。一个实施例是一种包括有电耦合到片上系统(SoC)的动态随机存取存储器(DRAM)系统的系统。该SoC包括高速缓存和高速缓存控制器。该高速缓存控制器被配置为将与DRAM相关联的发生故障物理码字地址的校正后数据存储在高速缓存中，并且从高速缓存而不是DRAM系统来提供对发生故障物理码字地址的进一步访问。

背景技术

动态随机存取存储器(DRAM)制造工艺技术继续缩小，以适应不断增加的在更小芯片中实现更大存储容量的需求。DRAM工艺技术的常见措施是半间距(half-pitch)，其指代DRAM芯片中的单元之间距离的一半。目前的DRAM工艺技术生产半间距范围在20到30纳米(nm)的DRAM芯片，尽管预计在不久的将来，工艺技术的改进将缩小到20nm以下。

虽然更密集的DRAM芯片提供期望的性能和设计优势，但收缩的几何形状会带来很多挑战。例如，随着DRAM工艺技术的不断缩小，单元电容将会成比例地减小，这会增加单元晶体管泄漏。整个DRAM芯片的单元保持的正态分布将不会收紧，并且总体上它将继续呈现“尾部(tail)”，其中一些单元与平均值相比在单元保持方面具有显著差异。在这些“尾巴”中可靠地维持数据可能需要刷新频率的显著增加，或者需要差错恢复方案(例如，块错误校正)。可能需要进行块错误校正以及刷新，以读取正确写入DRAM中存储的数据。在后一种情况下，设备寿命期间的损耗(wear)可能导致差错的累积。校正DRAM上的多个同时发生的错误需要显著的硅片面积。此外，增加刷新频率对可用存储器带宽会产生不利影响，并且还会提高待机功耗。

因此，需要提供成本有效且高效的方式来解决有缺陷的DRAM单元的问题(特别是随着DRAM工艺技术继续缩小)的改进系统和方法。

发明内容

本文公开了用于解决动态随机存取存储器(DRAM)缺陷的系统、方法和计算机程序。一个实施例是一种包括有电耦合到片上系统(SoC)的动态随机存取存储器(DRAM)系统的系统。该SoC包括高速缓存和高速缓存控制器。该高速缓存控制器被配置为将与DRAM相关联的发生故障物理码字地址的校正后数据存储在高速缓存中，并且从高速缓存而不是DRAM系统来提供对发生故障物理码字地址的进一步访问。

另一个实施例是一种用于解决动态随机存取存储器(DRAM)缺陷的方法。该方法包括：识别电耦合到片上系统(SoC)的动态随机存取存储器(DRAM)中的发生故障物理码字地址。从DRAM获取与该发生故障物理码字地址相关联的纠错数据。将该纠错数据存储在位于SoC上的高速缓存中。用于发生故障物理码字地址的存储器事务是从高速缓存而不是DRAM来服务的。

附图说明

在附图中，除非另外指出，否则贯穿各个视图的相同附图标记指代类似的部件。对于利用诸如“102A”或“102B”之类的字母字符进行命名的附图标记而言，这些字母字符命名可以区分在同一附图中出现的两个类似部件或者组成部分。当一个附图标记旨在涵盖所有附图之中利用该相同附图进行标记的所有部件时，可以省略用于附图标记的字母字符命名。

图1是一种用于解决DRAM缺陷的系统的实施例的框图。

图2是示出图1中的DRAM系统的实施例的物理架构的更详细视图的框图。

图3是示出用于实现解决图1的系统中的DRAM缺陷的方法的某些方面的故障码字地址表的实施例的数据图。

图4是示出用于解决图1的系统中的DRAM缺陷的方法的实施例的框图。

图5是示出图1的系统中的坏物理地址映射的实施例的数据图。

图6是在图1的系统中实现的用于解决DRAM缺陷的方法的实施例的流程图。

图7是示出用于初始化图1的系统的方法的实施例的流程图。

图8是示出用于根据图5的坏物理地址映射，调整DRAM刷新率的方法的实施例的流程图。