[发明专利]用于GaN E模式晶体管性能的栅极堆叠体设计

说明书

公开了一种用于抑制III‑V晶体管器件中的电荷泄漏的栅极堆叠体结构。该技术尤其适用于增强模式MOSHEMT中，但也可以用于易于发生电荷外溢并且在栅极堆叠体中形成非期望沟道的其它晶体管设计中。在示例性实施例中，该技术被实现于在氮化镓(GaN)沟道层之上具有III‑N栅极堆叠体的晶体管中。栅极堆叠体被配置有较厚的阻挡结构和宽带隙III‑N材料，以防止或通过其它方式减小在高栅极电压下由于隧穿或热离子过程而导致的沟道电荷外溢。阻挡结构被配置成管理晶格失配状况，以便提供鲁棒的高性能晶体管设计。在一些情况下，结合存取区极化层使用栅极堆叠体以在沟道层中感生二维电子气(2DEG)。

背景技术

金属氧化物半导体高电子迁移率晶体管(MOSHEMT)是一种场效应晶体管，其包括具有不同带隙的两种材料之间的异质结作为沟道。氮化镓晶体管是这种晶体管的示例。增强模式(e模式)MOSHEMT可以通过将栅极到源极电压设置为0伏而被截止，并可以通过使栅极电压高于源极电压(对于n型金属氧化物半导体，NMOS)或低于源极电压(对于p型金属氧化物半导体，PMOS)而被导通。这种晶体管可能会出现许多性能问题。

附图说明

图1a示出了易于从氮化镓(GaN)沟道向栅极氧化物界面泄漏电荷的示例性栅极堆叠体配置。

图1b示出了图1a中所示的栅极堆叠体的电容-电压(C-V)测量并揭示了由于沟道电荷泄漏所导致的第二非期望沟道。

图2a是具有根据本公开的实施例配置的栅极堆叠体的集成电路结构的截面图。

图2b是具有根据本公开的另一实施例配置的栅极堆叠体的集成电路结构的截面图。

图2c以图形描绘了相对于迁移率增强层的增大的厚度的图1a中所示栅极堆叠体的沟道电阻，并且进一步以图形描绘了根据本公开的实施例配置的栅极堆叠体的沟道电阻。

图3a到图3f共同示出了用于制备具有根据本公开的实施例配置的栅极堆叠体的集成电路结构的示例性过程。

图4a到图4e共同示出了用于制备具有根据本公开的另一实施例配置的栅极堆叠体的集成电路结构的示例性过程。

图5示出了根据本公开的一些实施例的利用本文公开的集成电路结构中的一种或多种实施的示例性计算系统。

通过结合本文描述的附图阅读以下具体实施方式，将更好地理解呈现的实施例的这些和其它特征。在附图中，在各图中示出的每个相同或接近相同的部件都可以由相似附图标记表示。为了清晰起见，未必每个部件都被标记在每一幅图中。此外，将要认识到，附图未必是按比例绘制的或旨在将所述实施例限制到图示的具体配置。例如，尽管一些图总体上指示直线、直角和平滑表面，但所公开技术的实际实施方式可以具有不那么完美的直线和直角，并且在给定制造工艺的现实世界局限的情况下，一些特征可以具有表面拓扑或在其它情况下是不平滑的。简而言之，提供附图仅仅是为了示出示例性结构。

具体实施方式

公开了一种栅极堆叠体结构，其用于抑制III-V族晶体管器件中的电荷泄漏。该技术尤其适用于增强模式MOSHEMT中，但也可以用于易于发生电荷外溢并且易于在栅极堆叠体中形成非期望沟道的其它晶体管设计中，如考虑本公开将认识到的那样。在示例性实施例中，该技术被实现于在氮化镓(GaN)沟道层之上具有III-N栅极堆叠体的晶体管中。栅极堆叠体被配置有厚的晶格匹配的阻挡结构和相对宽带隙的III-N材料，以防止或通过其它方式减小高栅极电压下的沟道电荷泄漏(外溢)。在一些实施例中，结合存取区极化层使用栅极堆叠体以在沟道层中感生二维电子气(2DEG)。

总体概述