[发明专利]用于具有双侧金属化的半导体器件的背侧接触电阻减小

说明书

公开了用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术提供了恢复在制作背侧接触时本来存在的低接触电阻的方法，由此减少或消除了劣化晶体管性能的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积非常高掺杂的晶体半导体材料，以提供增强的欧姆接触性质。在一些情况下，可以(在前侧处理期间)在转移晶片上形成的一个或多个晶体管的替换S/D区下方形成背侧源极/漏极(S/D)蚀刻停止层，从而在形成背侧接触沟槽时，背侧S/D蚀刻停止层可以帮助在消耗掉S/D材料的部分或全部之前停止背侧接触蚀刻工艺。可以描述和/或公开其它实施例。

技术领域

本公开内容涉及用于具有双侧金属化的半导体器件的背侧接触电阻减小，并且更具体地涉及集成电路(IC)及其形成方法。

背景技术

半导体器件是利用诸如硅、锗和砷化镓的半导体材料的电子性质的电子部件。场效应晶体管(FET)是一种包括如下三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，载流子(例如，电子或空穴)通过沟道从源极流到漏极。在电荷载流子是电子的实例中，FET被称为n沟道器件，并且在电荷载流子是空穴的实例中，FET被称为p沟道器件。一些FET具有第四端子，被称为主体或衬底，其可以用于对晶体管进行偏置。此外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质层。FinFET是一种在半导体材料的薄带(通常称为鳍状物)周围构建的MOSFET晶体管。FinFET器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体而言，电流沿鳍状物的两个侧壁(垂直于衬底表面的侧面)/在两个侧壁内以及沿鳍状物的顶部(平行于衬底表面的侧面)延伸。因为这种配置的导电沟道实质上沿着鳍状物的三个不同外部平面区域而存在，所以有时将这种FinFET设计称为三栅极晶体管。还有其它类型的FinFET配置可用，例如所谓的双栅极FinFET，其中导电沟道主要仅沿鳍状物的两个侧壁(而不沿鳍状物的顶部)存在。纳米线晶体管(有时称为栅极全包围或纳米带晶体管)被配置为类似于基于鳍状物的晶体管，但并非栅极在三个部分(从而，有三个有效栅极)上的鳍状物沟道区，使用一个或多个纳米线，并且栅极材料通常围绕每条纳米线。

集成电路(IC)制造主要包括两个部分：前段或前段制程(FEOL)和后段或后段制程(BEOL)。前段或FEOL是IC制造的第一部分，其中形成个体半导体器件，包括直到金属互连层的沉积的所有过程。为了不与后段芯片制造混淆，后段或BEOL是IC制造的第二部分，其中利用金属线路将个体半导体器件互连。取决于最终用途或目标应用，BEOL可以包括任何数量的金属化层。

发明内容

根据一个实施例，提供了一种集成电路(IC)，包括：衬底；晶体管，在所述衬底上方并且包括单晶半导体材料层，其中，所述晶体管包括：栅极；所述栅极上方的沟道；以及与所述沟道相邻的源极区和漏极区，其中，所述源极区包括第一掺杂剂浓度，并且其中，所述漏极区包括第二掺杂剂浓度；第一接触层，其处于所述源极区和所述漏极区中的至少一个上方，并且具有处于所述源极区和所述漏极区中的所述至少一个的顶平面正上方的部分；所述第一接触层与所述源极区和所述漏极区中的所述至少一个之间的背侧接触电阻减小层，其中，所述背侧接触电阻减小层包括第三掺杂剂浓度，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方厘米1E20个原子；以及第二接触层，其处于所述源极区和所述漏极区中的所述至少一个下方，并且具有处于所述源极区和所述漏极区中的所述至少一个的底平面正下方的部分；处于所述晶体管下方并且在所述晶体管和所述衬底之间的至少一个金属化层；以及所述晶体管上方的至少一个金属化层。