[发明专利]均衡电路、接收电路以及半导体集成电路

说明书

本发明涉及均衡电路、接收电路以及半导体集成电路，均衡电路具有：加法电路(101)，将输入信号和补偿信号相加；比较电路(102)，对加法电路的输出进行比较；第一锁存电路(103)，数量是比均衡电路的抽头数少一个的数量，并对比较电路的输出进行保持；选择电路(104)，选择比较电路以及每个第一锁存电路的输出内的一个并输出；第二锁存电路(105)，对选择电路的输出进行保持；以及数字模拟变换电路(106)，基于第二锁存电路的输出来生成补偿信号，使得将选择电路的输出经由第二锁存电路供给至数字模拟变换电路，缩短补偿信号的延迟，缓和向加法电路的反馈定时。

技术领域

本发明涉及均衡电路、接收电路以及半导体集成电路。

背景技术

对因接收到的数据信号的位串的影响而产生的码间串扰(ISI：Inter SymbolInterference)所造成的信号损失进行补偿的均衡电路之一有判决反馈式均衡电路(DFE：Decision Feedback Equalizer)(例如，参照专利文献1、2)。判决反馈式均衡电路中的补偿是基于过去的位串的判定结果来进行的，浮动抽头判决反馈式均衡电路能够对位串内的任意的位所造成的影响进行补偿。

浮动抽头判决反馈式均衡电路如图7中表示一个例子那样，具有加法电路701、比较电路702、多个D锁存电路703、选择电路(多路分配器)704以及数字模拟(DA)变换电路705。加法电路701根据从过去的位串内选择的位来将从DA变换电路705输出的补偿信号SG1加到输入数据信号IDT上。比较电路702进行针对加法电路701的输出的二进制判定，并将判定结果作为输出数据信号ODT而输出。

多个D锁存电路703由未图示的时钟信号驱动，如图7所示，被级联连接，并对输出数据信号ODT进行保持。图7示出具有8个D锁存电路703－1～703－8(抽头数为8)的例子，能够保持过去的8位。将从比较电路702输出的输出数据信号ODT输入至D锁存电路703－1，将D锁存电路703－i(i＝1～7的整数)的输出输入至D锁存电路703－(i+1)。

多路分配器704被输入多个D锁存电路703的输出，选择与选择的位对应的D锁存电路703的输出并输出。DA变换电路705按照与补偿强度对应的系数对多路分配器704的输出进行数字模拟变换来生成补偿信号SG1并输出。

图7所示的浮动抽头判决反馈式均衡电路700通过利用多路分配器704来选择由D锁存电路703保持的过去的位串来选择补偿的位置，通过DA变换电路705决定补偿强度，进行向加法电路701的反馈。例如，在对5UI(单位间隔)前的数据信号所造成的影响进行补偿的情况下，利用多路分配器704选择D锁存电路(L5)703－5的输出，并输出至DA变换电路705。这样，浮动抽头判决反馈式均衡电路700使输入数据信号IDT反映过去的数据信号的影响，并对码间串扰所造成的信号损失进行补偿。

在图7所示的以往的浮动抽头判决反馈式均衡电路700中，向DA变换电路705的输入延迟如图8所示，延迟将由D锁存电路703所造成的延迟T_cd和由多路分配器704造成的延迟T_mux加在一起的延迟量(T_cd+T_mux)。因此，当电路的动作速度变高时，则将补偿信号SG1反馈到加法电路701的定时变得严格。

另外，图7所示的以往的浮动抽头判决反馈式均衡电路700能够通过使D锁存电路703的数量增加来扩大补偿范围，但若使D锁存电路703的数量增加则多路分配器704的负荷增加，延迟T_mux变大。结果将补偿信号SG1反馈到加法电路701的定时变得严格。

专利文献1:日本特开2015－192200号公报

专利文献2:日本特开2000－49664号公报。

发明内容

本发明的目的在于提供能够缩短补偿信号的延迟，并缓和向加法电路的反馈定时的均衡电路。