[发明专利]用于在地址生成时间分配加载和存储队列的系统和方法

说明书

描述了一种用于在地址生成时间分配加载队列(LDQ)和存储队列(STQ)条目的系统和方法，所述系统和方法维持了指令的年龄次序。具体来说，写入LDQ和STQ条目会一直被拖延到地址生成时间。这允许分派加载和存储操作，并且还分派更年轻的操作(所述操作可能不是存储和加载操作)并且执行它们的指令。所述加载或存储操作的所述地址生成在地址生成调度器队列(AGSQ)处一直等到加载或存储队列条目可用于所述操作。实际上是在所述AGSQ中而不是在解码引擎处完成对加载队列条目或存储队列条目的跟踪。从解码引擎的角度来看，LDQ深度和STQ深度是不可见的，并且增加了有效处理和队列深度。

相关申请的交叉引用

本申请要求2016年8月15日提交的美国非临时专利申请No.15/236,882的权益，所述申请以引用的方式并入，就好像在本文完全阐述一样。

背景技术

处理器一般具有与其相关联的指令管线，所述指令管线包括获取级、解码(或分派)级以及执行级。解码级从获取队列检索指令并且在加载队列(LDQ)或存储队列(STQ)中分配条目。LDQ和STQ资源是深度(即，可以存储在队列中的条目的数目)和队列寿命会影响处理器的性能的结构。虽然更深的LDQ和STQ实现每个时钟更高数目的指令(IPC)，但在某种情况下，更深的LDQ和STQ导致时序问题。正常在指令分派下分配LDQ条目和STQ条目。如果加载或存储操作处于分派点但LDQ和STQ是满的，那么分派会一直被拖延到LDQ条目和STQ条目被解除分配为止。这意味着LDQ和STQ深度对于处理器的有效窗口大小是限制器，即，这是对可以一次处理的指令的数目的约束。

附图说明

通过结合附图借助示例给出的以下描述，可以得到更详细的理解，附图中：

图1是根据特定实现方式的处理器的核心处理单元的高级框图和流程图；

图2是根据特定实现方式的整数调度器和/或执行单元的高级框图和流程图；

图3是根据特定实现方式的调度器和/或执行单元的高级框图和流程图；

图4是根据特定实现方式的用于在地址生成时间分配加载和存储队列的方法的流程图；以及

图5是其中可以实施一个或多个所公开的实现方式的示例性装置的框图。

具体实施方式

处理器一般按照指令管线进行操作，所述指令管线包括获取级、解码(或分派)级和执行级。解码级或分派级从获取队列检索指令并且在加载队列(LDQ)或存储队列(STQ)中分配条目。正常在指令分派下分配LDQ条目和STQ条目。如果加载或存储操作处于分派点但LDQ或STQ是满的，那么分派会一直被拖延到LDQ条目或STQ条目被解除分配为止。这意味着LDQ和STQ深度对于处理器的有效窗口大小是限制器。

描述了用于在地址生成时间分配LDQ和STQ条目的系统和方法，所述地址生成时间维持指令的年龄次序。具体来说，写入的LDQ和STQ条目会一直被拖延到地址生成时间。这允许分派加载和存储操作，并且还分派更年轻的操作(所述操作可能不是存储和加载操作)并且开始或完成它们的指令。加载或存储操作的地址生成在地址生成调度器队列(AGSQ)中保持待决，直到加载队列条目或存储队列条目可用于所述操作。实际上是在AGSQ中而不是在分派点处(即，解码引擎处)完成对LDQ条目或STQ条目的跟踪。因为一切都被下推至AGSQ，所以从解码引擎的角度来看，LDQ深度和STQ深度是不可见的，并且增加了有效深度，如本文在下面所描述。

图1是根据特定实现方式的处理器100的核心处理单元105的高级框图和流程图。核心处理单元105包括解码器单元110，所述解码器单元将微操作(micro-ops)提供给调度器和执行单元(SCEX)115。解码器单元110包括连接到缓存122和微操作缓存124的分支预测器120。缓存122进一步连接到解码器126。解码器126和微操作缓存124连接到微操作队列128。