[发明专利]空间耦合准循环LDPC码的生成

说明书

本发明涉及一种用于提供至少一个奇偶校验矩阵的装置(100)，该奇偶校验矩阵基于定义多个基矩阵的一组基矩阵参数来定义空间耦合低密度奇偶校验LDPC码，该多个基矩阵中的每个基矩阵与多个原模图中的原模图相关联，其中一组基矩阵参数定义多个基矩阵的大小W×C、循环大小N、最大列权重M和一组允许列权重，其中装置(100)包括：处理器(101)，该处理器(101)用于：通过丢弃多个原模图中的原模图而基于多个原模图生成一组候选原模图；提升一组候选原模图中的原模图以用于生成多个码；以及通过丢弃多个码中的码而基于多个码生成一组候选码，其中处理器(101)用于基于模拟退火技术提升一组候选原模图中的原模图。

技术领域

本发明涉及信道编码领域。更具体地，本发明涉及生成低密度奇偶校验(lowdensity parity check，LDPC)码的设备和方法。

背景技术

纠错码是一种接近通信系统容量的有效方法。构成一类纠错码的LDPC码已于1962年引入。由于实施此类码的编码器和解码器的计算工作量的限制以及里德-所罗门(Reed-Solomon)码的引入，LDPC码被忽略了差不多30年。在这个漫长的时期，对这个主题进行的唯一值得注意的工作是推广了LDPC码并引入了这些码的图形表示，该图形表示被称为泰纳(Tanner)图。自1993年以来，随着涡轮码的引入，研究人员开始致力于寻找可以接近香农(Shannon)信道容量的低复杂度码。

众所周知，随着码长变大，随机构造的不规则LDPC码的性能会非常接近加性高斯白噪声(additive white Gaussian noise，AWGN)信道的香农极限。此外，已经表明，块长为10⁷的不规则LDPC码可能与香农容量非常接近(即，0.0045dB)。

尽管随机构造的LDPC码表现出良好的渐近性能，但其随机性阻碍了分析和实施的容易性。在试图对LDPC码进行代数构造时，准循环(quasi-cyclic，QC)LDPC码已受到越来越多的关注，因为它可以利用移位寄存器和小部分所需的内存进行线性化时间编码。

随着需要高数据速率应用的需求增加，最近许多通信系统采用超高吞吐量QC-LDPC码来匹配数据速率要求，例如由下一代或5G无线通信系统提出的那些数据速率要求。

空间耦合LDPC码在中等到高的长度和速率以及简单的结构下表现出优异的性能，这降低了对速率和长度适配码的分析、设计和硬件实施的复杂度。SC-LDPC码的这些性质为未来的编码标准提供了有吸引性的可能性。

US 2015/0155884 A1公开了一种使用代数方法设计SC-LDPC码的基矩阵的示例。更具体地说，US 2015/0155884 A1公开了一种用于使用以下文献中所公开的方法而基于乘法群生成SC-LDPC码的代数方法：R.M.Tanner、D.Sridhara、A.Sridharan、T.E.Fuja和D.J.Costello的“基于循环矩阵的LDPC块和卷积码(LDPC block and convolutionalcodes based on circulant matrices)”，《IEEE信息论汇刊》，第50卷，第12号，第2966-2984页，2004年12月。

US 8103931 B2公开了一种包括使用爬山技术对基矩阵进行图形提升的方法。

鉴于上述情况，需要用于生成LDPC码的改进的设备和方法。

发明内容

本发明的目标是提供用于生成LDPC码的设备和方法。

前述和其它目标是由独立权利要求的主题实现的。其它实施形式根据从属权利要求、说明书和附图是显而易见的。