[发明专利]一种像素电路、阵列基板、显示装置及其控制方法

权利要求书

1.一种像素电路，其特征在于，包括：由n个亚像素显示单元组成的像素显示单元，n≥3；还包括：数据信号控制单元，所述数据信号控制单元与所述像素显示单元和驱动该像素显示单元的n条数据线连接，且与控制线连接，用于在所述控制线输入第一控制信号时，将n个亚像素显示单元分别与驱动n个亚像素显示单元的n条数据线连通，在所述控制线输入第二控制信号时，将驱动所述像素显示单元的n条数据线中的一条与该像素显示单元中的至少一个所述亚像素显示单元连通；

其中，所述第一控制信号和所述第二控制信号互为高电平信号和低电平信号。

2.根据权利要求1所述的像素电路，其特征在于，所述数据信号控制单元包括：n个第一开关，每个所述第一开关与一个所述亚像素显示单元和一条数据线连接，n个第一开关还与所述控制线相连，每个所述第一开关用于在所述控制线输入第一控制信号时闭合，使与第一开关相连的亚像素显示单元和数据线连通，在所述控制线输入第二控制信号时断开。

3.根据权利要求2所述的像素电路，其特征在于，所述第一开关为第一晶体管，所述第一晶体管的栅极与所述控制线相连，第一极与所述亚像素显示单元相连，第二极与所述数据线相连。

4.根据权利要求1-3任一项所述的像素电路，其特征在于，所述数据信号控制单元包括：一个第二开关，所述第二开关与所述像素显示单元中的一个亚像素显示单元以及驱动所述像素显示单元的数据线中的一条相连，且与所述控制线相连，用于在所述控制线输入第二控制信号时闭合，将与所述第二开关相连的亚像素显示单元和数据线连通，在所述控制线输入第一控制信号时断开。

5.根据权利要求4所述的像素电路，其特征在于，所述第二开关为第二晶体管；所述第二晶体管的栅极与所述控制线相连，第一极与所述像素显示单元中的一个亚像素显示单元相连，第二极与驱动所述像素显示单元的数据线中的一条相连。

6.根据权利要求5所述的像素电路，其特征在于，当所述数据信号控制单元包括第一晶体管时，第一晶体管为N型晶体管，第二晶体管为P型晶体管；或者，第一晶体管为P型晶体管，第二晶体管为N型晶体管。

7.根据权利要求1-3任一项所述的像素电路，其特征在于，所述数据信号控制单元包括：n个第三开关，所述n个第三开关与驱动该像素显示单元的数据线中的一条相连，每个所述第三开关与所述像素显示单元中的一个亚像素显示单元及所述控制线相连，每个所述第三开关用于在所述控制线输入第二控制信号时闭合，使与所述第三开关相连的数据线和所述亚像素显示单元连通，在所述控制线输入第一控制信号时断开。

8.根据权利要求7所述的像素电路，其特征在于，所述第三开关为第三晶体管；所述第三晶体管的栅极与所述控制线相连，第一极与所述像素显示单元中一个亚像素显示单元相连，第二极与驱动该像素显示单元的数据线中的一条相连。

9.根据权利要求8所述的像素电路，其特征在于，当所述数据信号控制单元包括第一晶体管时，第一晶体管为N型晶体管，第三晶体管为P型晶体管；或者，第一晶体管为P型晶体管，第三晶体管为N型晶体管。

10.一种阵列基板，包括多条数据线和多条栅线，以及由所述多条数据线和所述多条栅线绝缘交叉限定的多个亚像素区域，n个亚像素区域构成一个像素区域，其特征在于，所述阵列基板还包括：与所述多条数据线交叉设置的多条控制线，在每个所述像素区域内设置有权利要求1-9任一项所述的像素电路，沿所述栅线方向分布的每排像素电路与一条所述控制线相连。

11.根据权利要求10所述的阵列基板，其特征在于，像素显示单元包括第一亚像素显示单元、第二亚像素显示单元和第三亚像素显示单元；

所述数据信号控制单元包括第二开关时，沿所述栅线方向，相邻的三个像素区域内，所述第二开关分别与不同的亚像素显示单元相连。