[发明专利]半导体装置以及半导体装置的制造方法

说明书

本发明涉及半导体装置以及半导体装置的制造方法，提高具有LDMOS的半导体装置的特性。在包围漏极区域(DR)的n型漂移区域(HNDF)与n型埋入区域(NBL)之间设置p型半导体区域(PISO)，在该p型半导体区域(PISO)与包围源极区域(SR)的p型阱区域(PWL)之间，以与p型半导体区域(PISO)和p型阱区域(PWL)重叠的方式设置p型半导体区域(H1PW)。在n型埋入区域(NBL)之上，设置p型半导体区域(PISO)，从而能够确保负输入耐压。进而，能够增大源极区域(SR)与p型半导体区域(PISO)之间的电位差，能够迅速地进行空穴的抽取。另外，通过设置p型半导体区域(H1PW)，能够确保经由p型半导体区域(H1PW)流过的空穴电流的路径。由此，能够提高导通耐压。

技术领域

本发明涉及半导体装置以及半导体装置的制造方法，例如能够合适地利用于具有LDMOS晶体管的半导体装置。

背景技术

作为LDMOSFET(Laterally Diffused Metal Oxide Semiconductor FieldEffect Transistor、LDMOS晶体管、横向扩散MOSFET、LDMISFET，以下，简称为“LDMOS”)，采用RESURF(REduced SURface Field)型MOS晶体管。研究了通过在半导体基板的表面形成厚的氧化膜并在该氧化膜上配置栅极电极的漏极侧边缘来缓和栅极电极的漏极侧边缘下的电场强度的构造。

例如，在专利文献1(日本特开2011－003608号公报)中，公开了在n⁺埋入区域与p^－外延区域之间形成有具有比p^－外延区域高的p型杂质浓度的p⁺埋入区域的LDMOS晶体管。

另外，在专利文献2(日本特表2011－514675号公报)中，公开了形成于被分离了的P型区域的N沟道LDMOS。该N沟道LDMOS具有N+漏极区域、栅极、栅极氧化膜层、N+源极区域以及P+体接触区域。然后，在源极区域之下配置有深的P型区域。

另外，在专利文献3(日本特表2006－505136号公报)中，公开了具有半导体基板上方的电浮置半导体区域以及位于其上方的P型体区域和N型漂移区域的RESURF晶体管。然后，在被施加反向偏置时，N型漂移区域与电浮置半导体区域之间的半导体区域耗尽化。

专利文献1：日本特开2011－003608号公报

专利文献2：日本特表2011－514675号公报

专利文献3：日本特表2006－505136号公报

发明内容

在本发明者所研究的LDMOS中，判明在该结构中存在进一步改善的余地。

例如，在专利文献1(日本特开2011－003608号公报)所示的LDMOS晶体管中，伴随着栅极宽度的增大，存在导通耐压下降的倾向。另外，在专利文献3(日本特表2006－505136号公报)所示的晶体管构造中，无法确保充分的负输入耐压。

这样，期望研究能够改善导通耐压、负输入耐压的LDMOS的结构。

其他课题和新颖的特征根据本说明书的叙述以及附图将变得明确。

如果简单地说明本申请中公开的实施方式中的、代表性的实施方式的概要，则如下所述。

在本申请中公开的一个实施方式所示的半导体装置是具有包围漏极区域的第1导电类型的第1半导体区域以及包围源极区域的第2导电类型的第2半导体区域的LDMOS。并且，在第1半导体区域的下方，具有第2导电类型的第3半导体区域，在该第3半导体区域与第2半导体区域之间，以与第3半导体区域和第2半导体区域重叠的方式具有第2导电类型的第4半导体区域。

根据在本申请中公开的、以下所示的代表性的实施方式所表示的半导体装置，能够提高半导体装置的特性。