[发明专利]数控振荡器和基于数控振荡器的全数字锁频环和锁相环

说明书

一种数字控制振荡器，包括：分频器链，被配置以对输入信号的频率进行分频以产生K个信号，并将该K个信号馈送到时间平均频率直接周期合成(TAF‑DPS)频率合成器，其中K个信号中的任何两个相邻的信号之间的时间差是基本时间单元；和TAF‑DPS频率合成器，被配置以根据基本时间单元和控制字，生成第一周期和第二周期并通过使用第一周期和第二周期以交织方式生成时钟信号，其中，时钟信号＝(1‑r)*第一周期+r*第二周期，r是控制第一周期以及第二周期发生的可能性的数，并且0≤r1。本公开还提供一种全数字锁频环，包括上述的数字控制振荡器。在本公开中，TAF‑DPS频率合成器完全由来自ASIC库的数字标准单元构成。然后，从该TAF‑DPS频率合成器构成的全数字TAF‑DPS DCO来构建锁频环和锁相环。

技术领域

本发明涉及VLSI集成电路设计(超大规模集成电路设计)，更具体地说，涉及数字控制振荡器和基于TAF-DPS数字控制振荡器的全数字锁频环路和锁相环路。

背景技术

近年来，全数字锁相环路(ADPLL)成为PLL系列中的常用成员。ADPLL的显著特征是其振荡器。它被称为数字振荡器，因为它的频率由采用数字值的变量控制。ADPLL降低了模拟设计的复杂性，使其适用于数字处理。然而，这种ADPLL中的“数字振荡器”不是数字电路。它包括大量的模拟电路。它被称为数字振荡器，仅仅是因为它的频率调谐是通过数字控制来实现的。

时间平均频率直接周期合成(TAF-DPS,Time-Average-Frequency Direct PeriodSynthesis)是一种新兴的频率合成架构，其基于新的时间平均频率概念。TAF-DPS的显著特征包括小频率粒度(也称为任意频率生成)和快速频率切换(也称为瞬时频率切换)。更重要的是，其频率切换速度是可量化的。换句话说，从接收频率控制字更新的时刻到频率切换的时刻的响应时间可以根据时钟周期来计算。这些特性使TAF-DPS成为用作数控振荡器(DCO)的理想电路块。

发明内容

本发明的另外方面和优点部分将在后面的描述中阐述，还有部分可从描述中明显地看出，或者可以在本发明的实践中得到。

在频率合成领域，存在三种主要技术：模拟直接频率合成、数字直接合成(DDS)和基于PLL的间接频率合成。对于片上时钟生成，PLL是设计人员的首选，因为它易于与芯片上的其他电路集成。然而，在大多数PLL设计中，是以模拟数字混合信号风格来实现的。换句话说，需要大量的模拟电路。这主要是由于在设计中使用的振荡器(VCO)，其是模拟组件。在本公开中，全数字TAF-DPS(时间平均频率直接周期合成)被用作频率振荡器。因此，使用诸如其DCO(数字控制振荡器)的振荡器来构造全数字锁频环路和锁相环路。

要在本公开中解决的关键问题是：使用纯数字电路来构造锁频环路(FLL)和锁相环路(PLL)。换句话说，使用来自任何给定ASIC库的标准单元来设计FLL和PLL。因此，在FLL和PLL中不需要模拟电路。此外，设计方法是Verilog编码→模拟→合成→实际电路。无需晶体管级定制电路设计技能。

在本公开中，TAF-DPS合成器完全由来自ASIC库的数字标准单元构成。然后，从该全数字TAF-DPS DCO来构建锁频环路(FLL)。该环路中使用的频率检测器是数字型检测器。因此，整个环路以数字方式构造，其中环路响应时间以DCO周期为基准是完全可计算的。设计目标是使环路延迟尽可能小，以便能够尽可能快地跟踪(跟随)FLL的输入频率。TAF-DPS还具有相位合成能力，这使得能够从该DCO构建PLL。

根据本公开，任何具有普通数字电路设计技能的设计师都可以设计这种电路。不需要复杂的模拟设计技能。

因为无需昂贵的模拟电路元件，设计成本低，功耗低。

由于数字电路对环境干扰更加鲁棒，因此设计具有更高的工作可靠性。