[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有层间介质层，层间介质层内具有露出部分基底的开口，开口底部和侧壁形成有叠层结构，叠层结构还位于层间介质层的顶部；至少去除位于层间介质层顶部的叠层结构；至少去除部分所述叠层结构后，对基底进行退火处理；退火处理后，在开口中填充金属层，形成栅极结构。本发明通过采用至少去除位于层间介质层顶部的叠层结构的方法，以减小叠层结构的长度；从而可以减小叠层结构的膨胀量(或收缩量)，相应减小叠层结构因产生过大应力而发生破裂的可能性，以减小栅极漏电流、改善半导体结构中接触孔插塞和栅极结构之间的隔离效果，进而使所形成半导体结构的电学性能和良率得到提高。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，由半导体器件物理极限所带来的各种二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题最具挑战性。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。

尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能和良率仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能和良率。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有层间介质层，所述层间介质层内具有露出部分所述基底的开口，所述开口的底部和侧壁形成有叠层结构，所述叠层结构还位于所述层间介质层的顶部；至少去除位于所述层间介质层顶部的叠层结构；至少去除部分所述叠层结构后，对所述基底进行退火处理；退火处理后，在所述开口中填充金属层，形成栅极结构。

相应的，本发明还提供半导体结构，包括：基底；位于所述基底上的层间介质层，所述层间介质层内具有露出所述部分所述基底的开口；位于所述开口中的叠层结构，所述叠层结构的顶部低于所述开口顶部；金属层，位于所述开口中的叠层结构上。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在提供基底的步骤中，所述基底上形成有层间介质层，所述层间介质层内具有露出部分所述基底的开口，所述开口的底部和侧壁形成有叠层结构，所述叠层结构还位于所述层间介质层的顶部上；在对所述基底进行退火处理之前，至少去除位于所述层间介质层顶部的叠层结构；在所述退火处理的影响下，所述叠层结构经历热胀冷缩，其中膨胀量(或收缩量)与所述叠层结构的长度相关；当所述叠层结构还位于所述层间介质层的顶部上时，所述长度为位于所述开口侧壁上的长度、位于所述开口底部的长度、以及位于所述层间介质层顶部上的长度之和，因此本发明通过采用至少去除位于所述层间介质层顶部的叠层结构的方法，以减小所述叠层结构的长度；从而可以减小所述叠层结构的膨胀量(或收缩量)，相应可以减小所述叠层结构因产生过大应力而发生破裂的可能性，以减小栅极漏电流、改善半导体结构中接触孔插塞和栅极结构之间的隔离效果，进而使所形成半导体结构的电学性能和良率得到提高。

可选方案中，至少去除位于所述层间介质层顶部的叠层结构的步骤中，去除位于所述层间介质层顶部的所述叠层结构，以及所述开口侧壁上部分所述叠层结构；一方面，可以进一步减小所述叠层结构的长度，有利于减小所述叠层结构的膨胀量(或收缩量)；另一方面，去除所述开口侧壁上部分所述叠层结构后，使所述开口的顶部尺寸增大，相应有利于提高后续在所述开口中填充金属层的效果，从而有利于提高所形成栅极结构的质量。