[发明专利]一种低密度奇偶校验码的传输方法及装置

说明书

本申请公开了一种低密度奇偶校验码的传输方法及装置，用以提高LDPC的抗突发错误能力。本申请提供的方法包括：交织器按照预设规则变更LDPC的比特流顺序，并将变更比特流顺序后的LDPC输出给调制器；所述调制器将变更比特流顺序后的LDPC进行调制后通过信道发送给接收端。

技术领域

本申请涉及通信技术领域，尤其涉及一种低密度奇偶校验码的传输方法及装置。

背景技术

随着4G进入大规模商用阶段，面向未来的第五代移动通信(5G)已成为全球研发热点。当前第三代合作伙伴计划(3GPP)针对5G中移动宽带增强(eMBB)场景的信道编码参数为：

表1.eMBB场景的信道编码参数

递增冗余低密度奇偶校验码(Low Density Parity Check Code，LDPC)具有性能优异、码长码率覆盖范围广、复用度高、易于硬件实现、可以直接用校验矩阵进行编码等优点，是5G的候选码之一，已经在3GPP标准化会议中深入的讨论和研究。

现有递增冗余LDPC的校验矩阵结构如图1所示。整个矩阵由循环置换小矩阵和单位矩阵构成，其中最高码率(如图1中最高码率R1部分)为具有双对角结构的准循环非规则重复累加LDPC(Quasi-cyclic irregular repeat-accumulate LDPC codes,QC-IRALDPC codes)。基于最高码率的QC-IRALDPC，通过递增冗余的方式增加校验位，进而可以得到低码率的LDPC(如图1中低码率R2,R3,R4,R5部分)。

现有递增冗余LDPC的传输方案如图2所示。其中编码器输入的信息序列经过递增冗余LDPC编码器进行编码后输出LDPC码字，然后调制、信道传输和解调，解调后的结果经过译码器对递增冗余LDPC译码进行译码后输出。

现有的递增冗余LDPC具有性能优异、码长码率覆盖范围广、复用度高、易于硬件实现、可以直接用校验矩阵进行编码等优点，是5G的候选码之一。但是，根据上述递增冗余LDPC校验矩阵结构可以看出，该码属于系统码，其信息比特和校验比特是分开的。这种结构易受突发错误(如相关衰落信道中多个符号连续衰落)的影响，抗突发错误能力较弱。

发明内容

本申请实施例提供了一种低密度奇偶校验码的传输方法及装置，用以提高LDPC传输的抗突发错误能力。

本申请实施例提供的一种低密度奇偶校验码LDPC的传输方法，包括：

交织器按照预设规则变更LDPC的比特流顺序，并将变更比特流顺序后的LDPC输出给调制器；

所述调制器将变更比特流顺序后的LDPC进行调制后通过信道发送给接收端。

通过该方法，交织器按照预设规则变更LDPC的比特流顺序，并将变更比特流顺序后的LDPC输出给调制器；所述调制器将变更比特流顺序后的LDPC进行调制后通过信道发送给接收端，从而可以降低LDPC传输过程中连续的比特流发生突发错误的概率，进而提高LDPC传输的抗突发错误能力。

可选地，交织器按照预设规则变更LDPC的比特流顺序，并输出给调制器之前，该方法还包括：编码器对LDPC进行编码，并将编码后的LDPC输出给交织器；

所述交织器按照预设规则变更LDPC的比特流顺序，并将变更比特流顺序后的LDPC输出给调制器，具体为：

所述交织器按照预设规则变更编码后的LDPC的比特流顺序，并将变更比特流顺序后的LDPC输出给调制器。

可选地，所述LDPC具体为递增冗余LDPC。

可选地，所述交织器包括N/C行块交织器，每行包括C列块交织器，其中，所述N为LDPC的总码字数，所述LDPC包括N/C组码字，每组码字包括C个比特码字；