[发明专利]片上生成硬件配置信息的芯片架构及其执行方法

说明书

技术领域

本发明涉及逻辑可编程阵列芯片领域，特别是涉及片上生成硬件配置信息的芯片架构及其执行方法。

背景技术

逻辑可编程阵列(FPGA)是一种在生产后可编程的集成电路芯片。芯片中电路提供可编程节点，可根据用户设定重新定义电路逻辑。相比于传统处理芯片CPU，FPGA可提供针对特定问题的高度优化电路，提升百倍级别计算性能。相比于传统集成电路芯片(ASIC)，FPGA提供更灵活的计算方案。

逻辑可编程阵列芯片中含有存储硬件电路配置文件的配置存储单元(CM)。与应用专用芯片相比(ASIC)，配置存储单元支持对于硬件电路配置进行更新，从而在无需流片的情况下更新硬件电路，提供更强的通用性。在实际应用中，逻辑可编程阵列芯片所提供的通用性及硬件高性能支持其在各个领域的应用。当CM中的硬件配置文件更新完毕后，硬件电路采用同一配置处理数据。

对于逻辑可编程阵列芯片，在CM的配置文件确认前，不同的电路配置可以进行设计及优化提供最优的硬件性能。然而在配置文件确认后，逻辑可编程阵列芯片与ASIC的处理方式一致：固定的硬件电路处理不同的数据。当应用执行中所支持的操作需要变换时，逻辑可编程阵列芯片需要支持所有可能的硬件电路，从而根据应用执行条件在可能的硬件电路中挑选。在此情况下，所有可能的硬件电路中只有1个硬件电路得到执行，其余电路处于闲置状态。当应用中操作的变换可能增多时，对应的闲置硬件电路增多，采用硬件支持应用的性能增加迅速消失：受限于动态操作(拥有多于一种执行操作可能的操作，如if-else语句)，逻辑可编程芯片上所支持的硬件模块不再为特殊操作而定制，转为支持该动态操作所有的可能操作的通用电路，降低了所支持的定制硬件性能。

为解决这一问题，可采用动态可重构技术，在应用执行过程中更新CM中的配置文件。动态可重构技术准备不同的硬件电路配置，每个配置对应动态操作的一种可能，并在动态操作在不同操作间切换时将不同配置文件写入CM，更新对应的定制硬件。每个硬件配置下都可保证最优的硬件性能。动态可重构方法解决了硬件电路在每个可能操作下硬件优化的问题，与之而来的是其所需的额外的更新配置文件时间，称为重构时间。为降低重构时间，部分可重构的概念被引入：每次重构配置文件只改变需要变动部分，从而降低重构时间。部分可重构技术的重构时间仍然在毫秒至秒级范围。为了进一步降低部分重构时间，配置文件中相同的内容被同时配置。在“An area-efficient partially reconfigurable crossbar switch with low reconfiguration delay,”FPL,2012,pp.400–406以及“Staticroute:A novel router for the dynamic partial reconfiguration of FPGAs,”FPL,2013,pp.1–7中，配置文件中相同的内容同时写入，减少了控制时间。然而减少后的配置时间仍然在次毫秒级。例如，在“A high I/O reconfigurable crossbar switch,”FCCM,2003,pp.3–10中，对于运行与150Mhz的硬件电路，配置优化后的部分重置电路耗时220us。对于需要快速改变的动态操作，重构时间成本抵消了因为重置带来的性能优势。

为进一步降低重构时间，专利U.S.Pat.No.5,426,378to Randy T.Ong entitled“Programmable Logic Device Which Stores More Than One Configuration and Means for Switching Configurations”，U.S.Pat.No.6,829,756B1to Stephen M.Trimberger entitled“Programmable Logic Device with Time-Multiplexed Interconnect”，和U.S.Pat.No.8,664,974B2to Rohe et al.entitled“Operational Time Extension”中描述了一种新的硬件重构方式：逻辑可编程芯片中包含多个CM，每个CM中存储针对动态操作中某一可能操作的优化电路，硬件电路根据应用情况在不同CM间切换。由于所有配置文件存储于芯片内部存储器中，硬件电路可在一个时钟周期内(10ns左右)完成电路切换。为支持在一个时钟内的硬件电路重构，所有可能的CM都需存储于芯片内部，大大增加了芯片的面积和功耗。对于不需要迅速重构的应用，这大大降低应用性能。

发明内容