[发明专利]管理存储器功耗的方法及其系统

说明书

交叉引用

本发明要求如下优先权：编号为62/309,484，申请日为2016年3月17日的美国临时专利申请。上述美国临时专利申请在此一并作为参考。

技术领域

本发明涉及一种易失性存储器(volatile memory)的管理方法。特别地，本发明涉及一种为了降低功耗的管理易失性存储器的方法及其系统。

背景技术

当今，处理器系统对主存储器的带宽与容量具有越来越高的需求。因此，主存储器的功耗也会随之增大，并且上述功耗是整个系统功耗的重要组成部分。

典型的主存储器由易失性存储器构成，例如，动态随机存取存储器(Dynamic Random-Access Memory，DRAM)。当将易失性存储器断电时，易失性存储器中的数据将很快消失。DRAM不仅需要恒定供电以维持数据，其存储器单元也需要周期性进行更新。DRAM将每个数据比特存储在带电/放电的电容器中，其中上述两种状态(带电或放电)可表示比特的两种值(即，0与1)。带电电容器可随着时间推移而缓慢地漏电。因此，需要周期性更新电容器以补充电量，从而维持存储的信息。

同步动态随机存取存储器(Synchronous Dynamic Random-Access Memory，SDRAM)是一种DRAM装置，其中，外部时钟信号协调外部引脚接口的操作。现代计算系统中广泛采用的SDRAM包含双倍数据率随机存取存储器集合，例如，DDR1、DDR2、DDR3、DDR4。

在典型场景中，控制器可管理DRAM装置的更新操作，其以特定速率发送自动更新命令以更新每个存储器芯片(chip)的特定数量行。在完成自动更新操作后，恢复正常存储器操作。除了更新操作所需的电量，延迟锁相环(Delay Locked Loop，DLL)以及外围逻辑电路也消耗后台电量，因此，自动更新操作消耗大量供电。为了节省后台电量，DRAM装置可选择进入自更新模式(self-refresh mode)，其中，装置内部使用自建时钟生成更新脉冲。换句话说，当装置处于自更新模式时，禁能所有外部输入/输出(I/O)引脚，关闭DLL，以及在不需要存储控制器的情况下上述装置可保存数据。许多DDR装置支持部分阵列自更新(Partial Array Self-Refresh，PASR)选项，其中，控制器可安排装置仅更新存储器的特定部分。

现代计算系统使用上述功率管理技术以降低功耗。然而，在计算系统中，易失性存储器装置仍占用很大比例的功耗。因此，亟需一种进一步降低易失性存储器的功耗的方法。

发明内容

有鉴于此，本发明揭露一种管理存储器功耗的方法及其系统。

根据本发明实施例，提供一种管理存储器功耗的系统，包含：存储接口，耦接易失性存储器，其中，该易失性存储器包含存储通道中的至少两个存储列的存储单元，该存储接口进一步包含：缓冲区，配置该缓冲区存储用于存取该易失性存储器的请求；控制器，耦接该缓冲区，用于控制存取该易失性存储器；监测电路，耦接该控制器，用于监测存取该缓冲区中每个存储列的该请求；以及发送电路，其中，一旦该监测电路从该请求中检测出在超出特定时间阈值的特定时间周期内，该至少两个存储列中的特定存储列处于空闲状态，则该发送电路向该控制器发讯以命令该特定存储列进入自更新模式。

根据本发明另一实施例，提供一种管理存储器功耗的系统，包含：控制器，耦接易失性存储器，用于控制存取该易失性存储器，其中，该易失性存储器包含存储通道中的至少两个存储列的存储单元；以及处理器，耦接该控制器，配置该处理器执行操作系统内核以跨过特定存储列而从该至少两个存储列中的优先存储列开始优先分配存储器，并且将已分配存储区块从该特定存储列迁移至该优先存储列，以增加该特定存储列的空闲概率。

根据本发明另一实施例，提供一种管理存储器功耗的方法，其中该存储器是易失性存储器并且该易失性存储器包含存储通道中的至少两个存储列的存储单元，该管理存储器功耗的方法包含：监测缓冲区中用于存取该易失性存储器中每个存储列的请求；以及一旦从该请求中检测出在超出特定时间阈值的特定时间周期内，该至少两个存储列中的特定存储列处于空闲状态，则命令该特定存储列进入自更新模式。