[发明专利]多核调度的高速并行低密度奇偶校验译码器及其译码方法

权利要求书

1.一种多核调度的高速并行低密度奇偶校验译码器，该译码器采用一块FPGA芯片实现，包括依次相连的数据缓存模块、多核调度模块，以及由多个译码核组成的LDPC并行译码核；其特征在于：所述数据缓存模块由FPGA内部的FIFO构成，该FIFO具有更深的存储深度，以保证下一个码字到来时，能有足够缓存空间；所述多核调度模块用于控制整个高速LDPC译码器的调度，当上级数据缓存模块存入多于一个码字的数据量，即向后级并行译码核发出译码起始信号，将缓存数据调配至各译码核译码，同时接收后级并行译码核反馈的译码结束信号，检验各译码核是否处于空闲状态，将前级数据缓存模块中下一个待译码字送入空闲状态的译码核进行译码；所述的LDPC并行译码核中的每个译码核由依次相连的软信息存储模块、变量节点阵列模块、控制模块，及分别与控制模块相连的校验节点阵列模块、变量节点存储模块、校验节点存储模块，与变量节点阵列模块相连的译码结果存储模块；所述变量节点阵列模块还与校验节点存储模块、变量节点存储模块相连：

设置FIFO的深度增加量具体说明如下：若共需译M个码字，其中a个码字在迭代N次之后正确译码，b个码字在迭代N+1次后正确译码，c个码字在迭代N+2次后正确译码，则该M个码字的所需的平均迭代次数N′可以根据b与c的概率计算得到，根据此平均迭代次数即可计算出FIFO需要增加的比特深度存储量；以此类推，根据不同数量的码字需要不同数量的大于N的迭代次数；

多核调度模块将待分配码字分配的具体方法如下：设LDPC并行译码核为m个，当输入FIFO内存储量达到一个码字后多核调度模块开始工作，多核调度模块首先按照各译码核编号由小到大的顺序进行码字初次分配，分别将前m个码字送往m个译码核进行译码；初次分配后，多核调度模块一直处于待机检测状态，当多核调度模块要进行后续的每个码字的分配时，根据译码核反馈回来的结果判断出哪个译码核处于空闲状态，记录下该译码核的编号并将其完成译码的码字暂存，同时从数据缓存模块中读出一个待译码字，分配给该当前处于空闲状态的译码核进行译码，之后继续进入待机检测状态，等待下一个译码核完成译码；则依次将后续码字分别调度到处于空闲状态的译码核进行译码；如果多个译码核同时完成译码，则按照译码核的编号从小到大的顺序进行待译码字的分配。

2.一种如权利要求1所述的译码器的译码方法，其特征在于，待译码字流首先进入数据缓存模块，由多核调度模块根据后端并行译码核的工作状况，将单个码字长度的待译码字分配给完成译码的处于空闲状态的译码核，而每个译码核的在接收到待译码字后，首先将其放入软信息存储模块，循环通过变量节点阵列模块以及校验节点阵列模块进行译码，每次译码结果均存储于译码结果存储模块中，由多核调度模块检验该译码核是否已经译码完成，若符合译码结果校验，则输出译码结果至多核调度模块，该译码核转为空闲状态；否则该译码核继续进行迭代译码，直至达到设定的最大迭代次数，若此时还未完成译码，则强制停止该译码核对当前码字的译码，输出译码结果并反馈译码失败信息；多核调度模块再将下一个待译码字送入空闲译码核进行译码；译码结束后多核调度模块根据码字分配顺序，并按照相同顺序将各译码核的译码结果统一输出至数据缓存模块，数据缓存模块将译码数据输出。

3.如权利要求2所述译码方法，其特征在于，所述译码结果校验为将每个与校验节点j有链接关系的变量节点i的输出外信息的正负值进行异或运算，并将异或运算的结果作为校验结果，如下式所示：

其中i为与校验节点j相连的变量节点，其数量为q_ij表示与校验节点j有连结关系的变量节点i的输出外信息，check为校验的输出结果，sgn()为符号函数即返回输出外信息的正负值、0为正1为负，为异或运算；check＝0说明满足校验关系；如果所有的校验节点均满足check＝0的校验关系，则该码字已经译码正确，或者该码字被译成了码字空间中的另外一个码字；以上两种情况均表示着译码已经完成，该译码核为空闲状态。