[发明专利]一种基于极化码的级联纠错编译码方法和系统

说明书

技术领域

本发明属于纠错编译码技术领域，更具体地，涉及一种基于极化码的级联纠错编译码方法和系统。

背景技术

极化编码作为一种新型的接近香农限的编码方案，其编译码算法的复杂度较低，有利于工程实现；仿真结果表明极化码SCL(Successive Cancellation List，连续消除列表)译码算法在较低复杂度O(L·Nlog(N))(L为路径数量，N为码长)下，纠错能力可以达到最大似然译码器的纠错能力。但是对于采用SCL译码算法的中短码长非级联极化码，其纠错性能仍然与香农极限存在较大差距，并且这个差距无法单独从增大路径数量进行弥补。

传统的极化码级联方法中，级联LDPC(Low-Density Parity-Check，低密度奇偶校验)码由于得到的级联码的特性不适合SCL译码算法，相对于采用SCL译码算法的极化码而言，其纠错性能无明显提升；级联CRC(Cyclical Redundancy Check，循环冗余校验)码不仅需要额外的CRC校验电路，会带来一定的硬件开销，另外纠错性能也有限；因此，这些传统方案均在某种程度上限制了极化码的工程应用。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种基于极化码的级联纠错编译码方法和系统，其目的在于仅采用少数逻辑门电路和移位寄存器实现的简单有效的外编码器，以较低的外码编码复杂度，来提升极化码在SCL译码算法下的纠错性能，由此解决传统的极化码级联方法中，采用SCL译码算法或者CRC-aided SCL译码算法下的纠错性能有限或硬件设计复杂的技术问题。

为实现上述目的，按照本发明的一个方面，提供了一种基于极化码的级联纠错编译码方法，该方法包括以下步骤：

(1)信息序列预处理步骤：通过对信息序列插入固定的比特序列，即接收端已知的全0、全1或者其他固定的0和1序列，获得外编码器的输入序列；

(2)外编码器编码步骤：通过对外编码器的输入序列进行编码，获得外码码字，外编码器的码率为1；

(3)外码码字映射步骤：通过将所述外码码字的第一个比特至最后一个比特依次映射为极化码编码器的输入序列的第一个至最后一个比特；

(4)内编码器编码步骤：通过对所述极化码编码器的输入序列进行极化码编码，获得级联码码字；

(5)译码步骤：采用联合的SCL译码算法进行译码，将外编码器输入序列与极化码输入序列进行联合判决，最终从外编码器输入序列的判决结果中得到信息序列的判决结果。

上述编译码方法，外编码器的码率为1是指，外编码器对一个输入比特序列进行编码时，输出码字的比特数量与输入序列的比特数量相等。

上述编译码方法，其步骤(1)信息序列预处理中，预处理得到的外编码器输入序列的子序列s_A为信息序列，即子序列为插入的固定序列；其中，N为极化码码长，M为信息序列长度，为1×N行向量，s_A＝{s_i|i∈A}，集合A为外编码器输入序列中信息比特位置序号集合，集合A^c为外编码器输入序列中固定比特位置序号集合，A^c＝{1,2,3,...,N}/A；{1,2,3,...,N}/A是指求集合{1,2,3,...,N}和A的差，也即

进一步地，所述步骤(2)中外编码器编码步骤过程具体为：

外编码器编码方程为其中，外码码字和输入序列均为1×N行向量，G为外编码器生成矩阵，中任意一个比特u_i(1≤i≤N)都只与中的子序列有关；生成矩阵G的特征为上三角矩阵，并且对于任意i∈A，该矩阵的元素g_i,i等于1，其中，g_i,i表示矩阵G的第i行第i列元素，集合A为外编码器的输入序列中信息比特位置序号集合

进一步地，所述外编码器为系统码编码器或非系统码编码器：为系统码编码器时，外编码器生成矩阵G的特征为，对于任意i∈A，该矩阵第i列的元素中仅g_i,i等于1，第i列其它元素为0；为非系统码编码器时，外编码器生成矩阵G的特征为，存在i∈A，第i列的前i-1个元素g_j,i(1≤j<i)中至少有1个元素为1，其中，g_j,i表示矩阵G的第j行第i列的元素。

进一步地，所述外编码器采用类系统循环码、类非系统循环码、系统递归卷积码、非系统递归卷积码、系统非递归卷积码或非系统非递归卷积码。