[发明专利]半导体器件及其制造方法

说明书

本申请涉及半导体器件及其制造方法。其中一个实施例提供了一种半导体器件的制造方法，其包括：在半导体衬底上形成具有高介电常数的栅极电介质层，其中所述栅极电介质层至少表面经过了氮化处理或者氧化处理；以及在栅极电介质层的经氮化处理的表面上形成金属栅极，从而形成NMOS晶体管；或者在栅极电介质层的经氧化处理的表面上形成金属栅极，从而形成PMOS晶体管。

技术领域

本申请涉及半导体器件及其制造方法。

背景技术

随着半导体器件尺寸不断地缩小，最近的互补金属氧化物半导体(CMOS)器件使用高介电常数(high-k)材料作为栅极电介质层，并且使用金属作为栅极电极(HKMG)。

对于NMOS和PMOS，期望的金属栅极的功函数差别较大，分别是约4.1eV和约5.1eV。在现有技术中，为了获得适合于NMOS和PMOS的金属栅极的功函数，一般在NMOS和PMOS中分别使用不同类型(不同功函数)的金属材料来作为金属栅极。然而，这增加了对材料选择和相关工艺的挑战和限制。另外，在其中NMOS与PMOS具有互连的栅极并且挨得比较近的电路(例如，静态随机存取存储器(SRAM))中，NMOS和PMOS之间不同类型的金属栅极材料非常容易交叉扩散，从而导致阈值电压异常。

因此，希望确保金属栅极的适当功函数。另外，在CMOS的情况下，还希望形成具有双功函数的金属栅极，并且双功函数的金属栅极不会交叉扩散。

此外，希望能够使半导体器件获得更低的等效氧化物厚度(EOT)，并且能够减小栅极泄漏电流。在当前工艺中，栅极电介质层一般包括界面层(IL)和高介电常数电介质层。为了获得更低的EOT，需要减小IL和/或高介电常数电介质层的物理厚度。然而，这会导致增大的栅极泄漏电流。因此希望在不减小栅极电介质层的物理厚度的情况下获得更低的EOT。

发明内容

鉴于上述问题，本发明的发明人经过深入研究发现，通过对栅极电介质层的与金属栅极接触的表面执行不同的处理，可以影响栅极电介质层与金属栅极之间的界面，从而能够调节金属栅极的有效功函数。具体地，对栅极电介质层的表面执行氮化处理，可以降低金属栅极的有效功函数；而对栅极电介质层的表面执行氧化处理，可以提高金属栅极的有效功函数。因此，可以通过简单地对栅极电介质层的表面执行相应处理，就能获得期望的栅极功函数。这使得能够更自由地选择金属栅极的材料和相关工艺。

例如，在MOS器件采用硅作为半导体材料的情况下，通过对栅极电介质层的表面进行氮化处理，可以容易地将金属栅极功函数设置为适用于NMOS的约4.1eV。而且在对整个栅极电介质层都进行氮化处理的情况下，还可以提高栅极电介质层的介电常数，从而减小NMOS和PMOS的EOT，使得栅极泄漏变小。此外，通过对栅极电介质层的表面进行氧化处理，可以容易地将金属栅极功函数设置为适用于PMOS的约5.1eV。

由于可以通过对栅极电介质层的至少表面分别进行氮化处理和氧化处理来分别设置NMOS金属栅极和PMOS金属栅极的功函数，因此在制造CMOS的情况下，可以使用相同的金属栅极材料作为NMOS和PMOS两者的栅极。这避免了NMOS和PMOS的金属栅极材料之间的交叉扩散，并且使栅极沟槽填充和随后的平坦化工艺更加简化。

由此，在一个方面，本发明提供了一种半导体器件的制造方法，其包括：在半导体衬底上形成具有高介电常数的栅极电介质层，其中所述栅极电介质层至少表面经过了氮化处理或者氧化处理；以及在栅极电介质层的经氮化处理的表面上形成金属栅极，从而形成NMOS晶体管；或者在栅极电介质层的经氧化处理的表面上形成金属栅极，从而形成PMOS晶体管。

在本发明的另一个方面，提供了一种半导体器件，其包括位于半导体衬底上的晶体管，所述晶体管包括：在所述半导体衬底上的具有高介电常数的栅极电介质层以及在栅极电介质层上的金属栅极；所述晶体管为NMOS晶体管，且所述栅极电介质层为至少表面经过氮化处理的电介质层；或者，所述晶体管为PMOS晶体管，且所述栅极电介质层为至少表面经过氧化处理的电介质层。