[发明专利]一种高速缓存异常的处理方法及装置有效

专利信息
申请号: 201710052784.6 申请日: 2017-01-24
公开(公告)号: CN106874161B 公开(公告)日: 2021-06-22
发明(设计)人: 迟君涛;肖冰;海秀云;赵云鹏;赵瑞哲 申请(专利权)人: 新华三技术有限公司
主分类号: G06F11/30 分类号: G06F11/30
代理公司: 北京柏杉松知识产权代理事务所(普通合伙) 11413 代理人: 项京;马敬
地址: 310052 浙*** 国省代码: 浙江;33
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摘要:
搜索关键词: 一种 高速缓存 异常 处理 方法 装置
【说明书】:

发明实施例提供了一种高速缓存异常的处理方法及装置,该方法包括:检测到高速缓存异常,读取一级高速缓存的寄存器和二级高速缓存的寄存器;根据读取的一级高速缓存的寄存器和二级高速缓存的寄存器,识别产生高速缓存异常的异常高速缓存行;确定异常高速缓存行所属的高速缓存路位于一级高速缓存,根据记录一级高速缓存的高速缓存路状态的寄存器,判断一级高速缓存是否还有可用的高速缓存路;如果是,在记录一级高速缓存的高速缓存路状态的寄存器中,记录异常高速缓存行所属的高速缓存路不可用,关闭异常高速缓存行所属的高速缓存路;如果否,执行重启。应用本发明实施例,提高了通信设备的稳定性,降低了对业务的影响。

技术领域

本发明涉及计算机技术领域,特别是涉及一种高速缓存Cache异常的处理方法及装置。

背景技术

目前,中央处理器(CPU,Central Processing Unit)的访问速度越来越高,而内存的访问速度的改进缓慢,这导致CPU从内存获取指令或读写内存中的数据成为了CPU访问速度的瓶颈。基于该情况,Cache(高速缓存)应运而生。

Cache为一种特殊的存储器子系统,其位于CPU和内存之间。一般地,Cache分为一级(L1,level 1)Cache和二级(L2,level 2)Cache。L1 Cache集成在CPU内部,包括多个Cache way(高速缓存路),每个Cache way包括多个Cache line(高速缓存行)。L2 Cache集成在主板上,包括多个Bank(存储单元);其中每个Bank包括多个Cache way,每个Cache way包括多个Cache line。L1 Cache和L2 Cache的存储容量都很小,但访问速度很快,CPU可以快速地从L1 Cache和L2 Cache中获取指令或读写数据,极大地提高了CPU的访问速度。但Cache的成本较高,并且存储容量很小,这使得对Cache异常的处理显得尤为重要。

现有技术中,通信设备检测到Cache异常时,读取L1 Cache的寄存器和L2Cache的寄存器,记录L1 Cache的异常信息和/或L2 Cache的Cache异常信息,通信设备执行重启。但这种Cache异常的处理方式所导致的问题在于,通信设备的Cache异常是偶然性异常,无法确定通信设备什么时候会再次因为Cache异常重启,给通信设备运行的通信产生不稳定的影响,导致网络数据中断,影响业务的处理。

发明内容

本发明实施例的目的在于提供一种高速缓存异常的处理方法及装置,以提高通信设备的稳定性,降低对业务的影响。具体技术方案如下:

一方面,本发明实施例公开了一种高速缓存异常的处理方法,所述方法包括:

检测到高速缓存异常,读取一级高速缓存的寄存器和二级高速缓存的寄存器;

根据读取的所述一级高速缓存的寄存器和所述二级高速缓存的寄存器,识别产生所述高速缓存异常的异常高速缓存行;

确定所述异常高速缓存行所属的高速缓存路位于所述一级高速缓存,根据记录所述一级高速缓存的高速缓存路状态的寄存器,判断所述一级高速缓存是否还有可用的高速缓存路;

如果是,在所述记录一级高速缓存的高速缓存路状态的寄存器中,记录所述异常高速缓存行所属的高速缓存路不可用,关闭所述异常高速缓存行所属的高速缓存路;

如果否,执行重启。

另一方面,本发明实施例公开了一种高速缓存异常的处理装置,所述装置包括:

检测模块,用于检测高速缓存异常;

读取模块,用于当检测到高速缓存异常时,读取一级高速缓存的寄存器和二级高速缓存的寄存器;

识别模块,用于根据读取的所述一级高速缓存的寄存器和所述二级高速缓存的寄存器,识别产生所述高速缓存异常的异常高速缓存行;

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