[发明专利]电子封装件及其基板结构

说明书

一种电子封装件及其基板结构，包括有第一绝缘层、埋设于该第一绝缘层中且包含有第一电感线路的第一线路层、以及埋设于该第一绝缘层中且包含有第二电感线路的第二线路层，以令该第一电感线路与第二电感线路相互堆叠接触以提升电感的Q值。

技术领域

本发明有关一种基板结构，尤指一种具有被动线路的基板结构。

背景技术

因应电子产品持续朝轻、薄、短、小的趋势发展，为此所搭配的芯片的尺寸势必随之缩小，同时也需利用封装技术将被动元件(如电感、电容、电阻)的位置从芯片中移至封装基板中，其中，该被动元件中以电感所占的面积较大，因此，在封装基板上实现制作电感元件将成为主要发展的趋势。

电感在电路的应用上相当广泛，尤其是在射频(RF)应用中，其被广泛的用来作为电路阻抗的匹配器与偏压的电源的滤波器与高频讯号截止器。当交流电通过电感时，电流的变化会感应生成磁场，暂时存在于电感中，而磁场的变化则依据法拉第定律生成电动势，在电路中影响电流的变化，也就是电流的相位因此改变。

电感的品质指标(简称为Q值)是指该电感储存磁能与本身损耗能量的比率，Q值愈高的电感，其电特性愈佳，其中，Q值与电感本身的电损耗有关，故若能有效降低电能损耗，则电感的品质特性愈好。然而，电感的电损耗与其寄生电阻值有关，即电阻值愈小，则损耗愈少，Q值则愈高。详细地，电阻值的关系式为R＝ρd/A，其中，R为电阻值、ρ为电阻常数、d为线圈长度、A为线圈截面积，故电感的绕线圈为电能损耗的主要因素。

传统芯片尺寸构装(Chip Scale Package，简称CSP)是利用多层重布线路层(RDL)的基础达成线路扇内(Fan-in)或扇出(Fan-out)的设计，电感即是利用重布线路层的绕线所构成。如图1A所示，一封装基板1的线路结构10包含多个介电层11,12与一设于该介电层12中的线路层13，其中，该线路层13具有多个导电迹线130与一圈电感131。

若产品需较大的电感Q值，在另一介电层11不形成另一圈电感的状况下，将只能于该介电层12中增加该电感131的圈数，以达到增加电感Q值的目的。

惟，增加该电感131的圈数将使该电感131的占用该介电层12的面积变大，如图1B所示的两圈电感132，因而造成同一线路层13的布线空间变小(即该介电层12中可供设置导电迹线130的面积变小)。

此外，由于是利用线路层13的制程制作该电感131,132的线圈，故该线圈的厚度t约为5至18μm，并于该线圈的端点形成连接上、下层线路的导电柱，但此种线路形式的电感131,132的电能损耗较高，致使Q值较低。

因此，如何克服现有技术中的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺失，本发明提供一种基板结构，包括：第一绝缘层；第一线路层，其埋设于该第一绝缘层中且包含有第一电感线路；以及第二线路层，其埋设于该第一绝缘层中且包含有第二电感线路，其中，该第二电感线路堆叠于该第一电感线路上，以令该第一与第二电感线路构成电感。

前述的基板结构中，该第一绝缘层具有相对的第一表面与第二表面，且该第一线路层自该第一表面嵌埋于该第一绝缘层中，而该第二线路层自该第二表面嵌埋于该第一绝缘层中。例如，该第一线路层的端部表面齐平该第一绝缘层的第一表面，且该第二线路层的端部表面齐平该第一绝缘层的第二表面；或者，该第一线路层的端部外露于该第一绝缘层的第一表面，且该第二线路层的端部外露于该第一绝缘层的第二表面。

前述的基板结构中，该第一与第二电感线路为螺旋线圈状。

前述的基板结构中，该第一线路层还包含有电性连接该第一电感线路的第一导电迹线。

前述的基板结构中，该第二线路层还包含有电性连接该第二电感线路的第二导电迹线。