[发明专利]耐压功率MOS器件

说明书

技术领域

本发明涉及半导体功率器件。

背景技术

随着科技的不断发展，新型的MOS器件不断涌现，IGBT，Super Junction等结构的问世，将功率MOS器件的发展推向了新的高度。在电子技术革命的浪潮中，功率MOS器件将扮演着越来越重要的角色。近年来随着高介电常数栅介质的成熟运用，已将功率MOS器件的击穿电压和比导通电阻提高到了新的层次，然而这种结构的工艺实现也存在许多难题需要克服。

发明内容

本发明所要解决的技术问题是，提供一种功率器件，可改善功率MOS器件电场过于集中导致的击穿电压较低的问题，并且在工艺上的复杂度有所降低。

本发明解决所述技术问题采用的技术方案是，耐压功率MOS器件，包括漂移区，栅极，源级，源级注入区，沟道注入区，N+注入区，氮化物，漏极，漂移区中设置有低介电常数介质区，低介电常数介质柱区与漂移区直接接触。

所述低介电常数介质材料为二氧化硅。

本发明在不使用高K介质的前提下，使用低K介质来改善功率MOS器件的耐压性能，提高了器件的漏源耐压；因为可以不使用高K介质，所以工艺上也更易于实现。

以下结合附图和具体实施方式对本发明作进一步的说明。

附图说明

图1是实施例1的结构示意图。

图2是与实施例1结构相同但除去低介电常数介质柱区的结构示意图。

图3是实施例2的结构示意图。

图4是实施例1结构的漏源击穿电压仿真图(使用仿真软件为medici)。

图5是与实施例1结构相同但不包含低介电常数介质柱区结构的漏源击穿电压仿真图(使用仿真软件为medici)。

具体实施方式

本发明提供一种使用低介电常数介质柱区填充漂移区的耐压功率MOS器件，包括漂移区，栅极，源级，源级注入区，沟道注入区，N+注入区，漏极，栅极绝缘层，其特征在于，还包括了在漂移区中填充的低介电常数介质柱区，通过低介电常数介质柱区与漂移区的表面接触，可以改善由源级到漏极的电场势能线过于集中的问题，从而达到提高功率MOS器件的击穿电压的目的，此外，针对目前性能更优越的高K介电常数栅介质的功率MOS器件工艺复杂问题，本发明在能改善击穿电压的前提下工艺实现更加的简单，与高介电常数栅介质器件相比侧重各有不同。

本发明的发明创新点在于漂移区中填充的低介电常数区域，使得从漏极到源级之间的电场势能线密度降低，从而达到提高器件击穿电压的目的。低介电常数填充物可使用但不限于氧化氮，氧化硅等物质实现。

实施例1：

参见图1。本实施例基于CMOS工艺，使用N注入漂移区的VDMOS器件。包括漂移区1，栅极2，源级3，源级注入区4，沟道注入区5，低介电常数介质柱区6，N+注入区7,栅极绝缘层8,漏极9。其中，低介电常数介质住区6与漂移区1直接接触，并且位于漏源电流通路的两侧，使得原本漏源通路中的电场势能线受到低介电常数区域的影响，势能线在低介电常数区域附近受到牵引，结果为漏源通路中原本集中的电场势能线变为更加稀疏，这直接改善了击穿电压的大小，并且这一实施例中不使用高K介质，所以工艺上更加容易得到实现。

图2是包括漂移区1，栅极2，源级3，源级注入区4，沟道注入区5，N+注入区7,栅极绝缘层8,漏极9。其中漂移区1中不存在低介电常数区域，此图为实施例1的实验对照组。

实施例2：

参见图3。本实施例基于CMOS工艺，包括了n漂移区1，栅极2，源级3，源级注入区4，p漂移区5，低介电常数介质区6，N+注入区7，栅极绝缘层8，漏极9。本实施例为非沟槽结构的VDMOS器件，其中低介电常数介质区6在漂移区1中与之直接接触，VDMOS漏源电流通路位于低介电常数介质区6的两侧，使得漏源间的电场势能线在通过低介电常数介质区6附近时被牵引，从而使得原本更加密集集中的电场势能线变得稍加稀疏，使得该VDMOS器件的击穿电压得到提升，同样在此实施例中不使用高K介质材料填充，使得在工艺复杂度上有所降低。

采用本发明所述的在漂移区中掺入低介电常数材料区域的方法，可使得MOS器件的漏源击穿电压显著提升。以VDMOS器件为例，使用medici作为仿真工具，图5为未加入低介电常数材料区域的VDMOS漏源电压仿真图，从图中可以看到，器件的击穿电压大约在450V左右，当加入本发明所述的低介电常数材料区域后，仿真结果如图4所示，可以看到VDMOS的漏源击穿电压提升到了510V左右，击穿电压的阈值提升了15％左右，可见本发明能使得器件的击穿电压性能得到显著提升，并且工艺相对简单实用，在工艺控制上更容易实现。